专利名称：制作快闪存储器元件的方法
技术领域：
本发明涉及一种制作半导体元件的方法，特别是涉及一种利用氮原子导入处理改善数据保存可靠度(data retention reliability)的快闪存储器元件的制作方法。
背景技术：
快闪存储器由于具有不因电源供应中断而造成储存数据遗失的特性，且又具有重复写入以及可被电抹除等优点，因此近年来被广泛使用在移动电话(mobile phone)、 数字相机(digital camera)、游戏机(video player)、个人数字助理(personal digital assistant, PDA)等电子产品中。请参考图1，图1为已知快闪存储器元件的剖面示意图。如图1所示，已知快闪存储器元件包括堆叠栅结构10设置于基底100上。堆叠栅结构10依序由隧穿介电层 (tunnel dielectric layer) 102、浮置栅极(floating gate) 104、栅间介电层(inter-gate dielectric layer) 106、与控制栅极(control gate) 108组成。此外，为了强化快闪存储器的数据保存能力，快闪存储器元件通常另包括衬氧化层110与氮化物间隙壁112。然而，随着记忆容量的提升，需要增加快闪存储器元件的集成度，例如衬氧化层Iio与氮化物间隙壁112的厚度不可避免的被限制。当快闪存储器元件的特性尺寸 (feature size)减少时，快闪存储器元件的一些重要特性会变得较差，例如高温操作寿命 (high temperature operating life,HT0L)等。据此，需要改善快闪存储器元件的制作方式，以同时提升其集成度以及数据保存可靠度。
发明内容
本发明的目的之一在于提供一种制作快闪存储器元件的方法，以解决已知技术所面临的问题。本发明的优选实施例提供一种制作快闪存储器元件的方法，包括下列步骤。首先， 提供基底。接着，在基底上形成堆叠栅结构。随后，在堆叠栅结构上形成第一氧化层。之后， 在堆叠栅结构周围形成氮化物间隙壁，其中在形成第一氧化层之后且在形成氮化物间隙壁之前，进行氮原子导入处理。本发明制作快闪存储器元件的方法，在形成第一氧化层之后且在形成氮化物间隙壁之前进行氮原子导入处理，进而提升快闪存储器元件数据保存能力可靠度。
图1绘示了已知快闪存储器元件的剖面示意图。图2至图7绘示了本发明第一优选实施例制作快闪存储器元件的方法示意图。图8绘示了本发明第二优选实施例制作快闪存储器元件的方法示意图。附图标记说明10:堆叠栅结构100:基底
102隧穿介电层104浮置栅极
106栅间介电层108控制栅极
110衬氧化层112氮化物间隙
20 堆叠栅结构200基底
202隧穿介电层204浮置栅极
206栅间介电层208控制栅极
210第一氧化层212源极区
214第二氧化层216轻掺杂漏极
218缓冲氧化物层220氮化物间隙
222重掺杂漏极
具体实施例方式在说明书及权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。 在通篇说明书及后续的权利要求当中所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。请参阅图2至图7，图2至图7绘示了本发明第一优选实施例制作快闪存储器元件的方法示意图。附图中相同的元件或部位沿用相同的符号来表示，且附图仅以说明为目的，并未依照原尺寸作图。在第一优选实施例中，如图2所示，首先提供基底 200。在本优选实施例中，基底200为半导体基底，例如硅基底、含硅基底、或绝缘层上覆硅(silicon-on-insulator ;S0I)基底等。但基底200并不以此为限，而可以其他合适的材料组成。接着，可以在基底200中形成至少一绝缘区域，如浅沟隔离(shallow trench isolation, STI)结构(图未示)，用以隔离不同的晶体管等元件。随后，在基底200上形成至少一堆叠栅结构20。堆叠栅结构20依序包括隧穿介电层202、浮置栅极204、栅间介电层206、以及控制栅极208，但不以此为限。其中，隧穿介电层202的材料可以是二氧化硅或其它合适的材料，其形成的方法可以是热氧化工艺、或化学气相沉积(chemical vapor deposition, CVD)工艺等。浮置栅极204和控制栅极208的材料可以是导电材料等，例如以化学气相沉积工艺再辅以原位(in-situ)掺杂或离子注入所形成的掺杂多晶硅。栅间介电层206可以具有多层结构(图未示)，例如先以热氧化法形成一层氧化物层， 再以化学气相沉积工艺形成一层氮化物层与另一层氧化物层，以形成氧化-氮化-氧化 (oxide-nitride-oxide, 0N0)结构。此外，上述制作过程中可利用多个图案化掩模(图未示)，来定义堆叠栅结构20的各层的位置。然而，本发明的堆叠栅结构20并不局限于上述的实施例。举例来说，堆叠栅结构20可以是硅氧化氮氧化硅(silicon-oxide-nitride-ox ide-silicon, S0N0S)形式(图未示)。更明确地说，具有S0N0S形式的堆叠栅结构形成在硅半导体层上，且堆叠栅结构依序包括氧化层、氮化层、氧化层、以及硅控制栅极。之后，如图3所示，在堆叠栅结构20上形成第一氧化层210，其可利用热氧化工艺形成，但不以此为限，例如可以是化学气相沉积工艺。然后，如图4所示，在形成第氧化层 210之后，在基底200中形成至少一源极区212。其中，形成源极区212的步骤可以先在第一
5氧化层210上配置图案化掩模(图未示)，以进行自行对准源极蚀刻(self-aligned-source etch, SAS etch)工艺，并露出部分基底200 ；接着，在未被第一氧化层210覆盖的部分基底 200中，进行源极注入工艺，随后去除该图案化掩模。但源极区212的形成方式不以此为限， 而可以使用其他合适的工艺。值得注意的是，在此自行对准源极蚀刻工艺中，部分的第一氧化层210与部分的控制栅极208会被蚀刻移除，并且在蚀刻工艺中裸露出的基底200表面也会被蚀刻移除。如图5所示，形成源极区212之后，可选择性进行热处理工艺，在基底200 与堆叠栅结构20上形成第二氧化层214，用来修补自行对准源极蚀刻工艺所造成的伤害。 其中，本实施例第二氧化层214的形成方式是利用热氧化工艺，但并不以此为限，例如可以是化学气相沉积工艺。由于后续要进行轻掺杂漏极(lightly dopeddrain,LDD)工艺，故此第二氧化层214亦可称为轻掺杂漏极前氧化层(pre-LDD oxide layer)。接着，在基底200 中进行轻掺杂漏极工艺，以形成至少一轻掺杂漏极216。随后，如图6所示，在完成轻掺杂漏极工艺之后，选择性地在基底200与堆叠栅结构20上形成缓冲氧化物层(buffer oxide layer) 218.接着，进行氮原子导入处理。其中， 氮原子导入处理为热处理工艺，且在氮原子导入处理中使用含氮气体，例如一氧化氮及/ 或氮气。更明确的说，本发明的含氮气体可以单独使用一氧化氮或氮气，亦或是同时使用一氧化氮与氮气。在本优选实施例中，含氮气体是以使用一氧化氮与氮气为例，且氮原子导入处理的工艺参数如下反应温度优选大体上介于650°C至700°C之间，一氧化氮流量优选大体上介于0. 5每分钟标准升(standard liter per minute, SLM)至1SLM，氮气流量优选是约介于17SLM至20SLM，其中一氧化氮与氮气的流量比大体上优选介于0. 02至0. 6之间。但本发明的氮原子导入处理并不以上述为限，例如氮原子导入处理的使用气体可以是其他合适的组合、或氮原子导入处理可以是等离子体工艺等等。本发明利用此氮原子导入处理可修补在制作过程中所造成的伤害，且可将原本键结能力较弱的Si-H键结改变为键结能力较强的Si-N键，有效减少于后续工艺或在快闪存储器元件操作时发生键结断掉所导致的缺陷。随着缺陷的减少，可避免电子陷阱(Electron Trap)现象的产生。此外，本优选实施例的氮原子导入处理，可以利用热处理工艺所使用的温度参数，有效的强化其修补能力与改变键结能力，进而达到减少缺陷的效果。据此，本发明的氮原子导入处理可改善快闪存储器元件的特性，例如增加高温操作寿命、与减少数据保存失效(data retention failure) 等，进而提升其数据保存可靠度。值得注意的是，本发明的氮原子导入处理可以在不增加额外一层结构的情况下改善其特性，故可以同时提升其集成度以及数据保存可靠度。此外，在氮原子导入处理之后，可选择性地再进行氧化工艺。其中，氧化工艺为热处理工艺，且氧化工艺的气体来源包括氧气与氮气。在本优选实施例中，氧化工艺的反应温度优选大体上介于800°C至850°C之间，而氧气与氮气的流量比大体上相同于一般已知的干氧化工艺参数，但不以此为限。接着，如图7所示，在堆叠栅结构20周围的第一氧化层210上形成至少一氮化物间隙壁220。在本优选实施例中，氮化物间隙壁220的形成方式，是先于基底200上全面性沉积氮化物层(图未示)，再蚀刻氮化物层以形成的，但并不以此为限。据此，本优选实施例的快闪存储器元件在栅极结构20周围，依序包括第氧化层210、选择性的第二氧化层214、 选择性的缓冲氧化物层218、以及氮化物间隙壁220。随后，在基底200中进行重掺杂漏极 (heavilydoped drain)工艺，以形成至少一重掺杂漏极222且对应于轻掺杂漏极216。其中，原先形成源极区212之处，会因为氮化物间隙壁220的生成而被遮蔽，因此在基底200 上全面性进行重掺杂漏极工艺时，便会在堆叠栅结构20与氮化物间隙壁220以外的区域形成重掺杂漏极222且对应轻掺杂漏极216。至此已完成第一优选实施例的快闪存储器元件。值得注意的是，本发明快闪存储器元件的氮原子导入处理亦可以于其他阶段进行，下文将以第二优选实施例进一步说明。为了简化说明并易于比较，在第二优选实施例中仅绘示与第一优选实施例不同的部分，且沿用相同于第一优选实施例的符号来表示。请参阅图8，图8绘示了本发明第二优选实施例制作快闪存储器元件的方法示意图。如图8所示，氮原子导入处理是在形成第二氧化层214之后且在轻掺杂漏极工艺之前进行。据此，此氮原子导入处理可改善快闪存储器元件的特性，例如增加高温操作寿命、与减少数据保存失效等，进而提升其数据保存可靠度。在第二优选实施例中，其余部分的制作方法相同于第一优选实施例，在此不再赘述。综上所述，本发明制作快闪存储器元件的方法是在形成第一氧化层之后且在形成氮化物间隙壁之前进行氮原子导入处理，例如在形成第二氧化层之后且在轻掺杂漏极工艺之前、或在形成缓冲氧化物之后且在形成氮化物间隙壁之前等。通过此氮原子导入处理，本发明快闪存储器元件的特性可以获得改善，例如增加高温操作寿命、与减少数据保存失效等。此外，本发明可不需增加额外的一层结构，故可同时提升其集成度以及数据保存可靠度。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作快闪存储器元件的方法，包括 提供基底；在该基底上形成堆叠栅结构； 在该堆叠栅结构上形成第一氧化层；以及在该堆叠栅结构周围形成氮化物间隙壁，其中在形成该第一氧化层之后且在形成该氮化物间隙壁之前，进行氮原子导入处理。
2.如权利要求1所述制作快闪存储器元件的方法，其中该堆叠栅结构依序包括 隧穿介电层；浮置栅极； 栅间介电层；以及控制栅极。
3.如权利要求1所述制作快闪存储器元件的方法，其中该基底包括半导体基底。
4.如权利要求3所述制作快闪存储器元件的方法，其中在形成该第一氧化层之后且在形成该氮化物间隙壁之前，另包括在该基底中形成源极区。
5.如权利要求4所述制作快闪存储器元件的方法，其中形成该源极区的步骤包括 在该第氧化层上进行自行对准源极蚀刻工艺，以露出部分该基底；以及进行源极注入工艺，在露出的部分该基底中形成该源极区。
6.如权利要求4所述制作快闪存储器元件的方法，其中在形成该源极区之后且在形成该氮化物间隙壁之前，另包括在该堆叠栅结构上形成第二氧化层。
7.如权利要求6所述制作快闪存储器元件的方法，其中在形成该第二氧化层之后且在形成该氮化物间隙壁之前，另包括在该基底中进行轻掺杂漏极工艺。
8.如权利要求7所述制作快闪存储器元件的方法，其中该氮原子导入处理在形成该第二氧化层之后且在该轻掺杂漏极工艺之前进行。
9.如权利要求7所述制作快闪存储器元件的方法，其中在该轻掺杂漏极工艺之后且在形成该氮化物间隙壁之前，另包括在该堆叠栅结构上形成缓冲氧化物层。
10.如权利要求9所述制作快闪存储器元件的方法，其中该氮原子导入处理在形成该缓冲氧化物层之后且在形成该氮化物间隙壁之前进行。
11.如权利要求1所述制作快闪存储器元件的方法，其中形成该氮化物间隙壁的步骤包括在该基底上沉积氮化物层；以及蚀刻该氮化物层以形成该氮化物间隙壁。
12.如权利要求3所述制作快闪存储器元件的方法，其中在形成该氮化物间隙壁之后， 另包括在该基底中进行重掺杂漏极工艺。
13.如权利要求1所述制作快闪存储器元件的方法，其中该氮原子导入处理为热处理工艺。
14.如权利要求13所述制作快闪存储器元件的方法，其中该氮原子导入处理的反应温度介于650°C至700°C之间。
15.如权利要求1所述制作快闪存储器元件的方法，其中该氮原子导入处理使用含氮气体。
16.如权利要求15所述制作快闪存储器元件的方法，其中该含氮气体包括氧化氮与氮气，且氧化氮与氮气的流量比大体上介于0. 02至0. 6之间。
17.如权利要求1所述制作快闪存储器元件的方法，其中在该氮原子导入处理之后，另包括进行氧化工艺。
18.如权利要求17所述制作快闪存储器元件的方法，其中该氧化工艺的使用气体包括 氧气与氮气。
19.如权利要求17所述制作快闪存储器元件的方法，其中该氧化工艺为热处理工艺。
20.如权利要求19所述制作快闪存储器元件的方法，其中该氧化工艺的反应温度介于 800°C至 850°C之间。
全文摘要
本发明提供一种制作快闪存储器元件的方法，包括下列步骤。首先，提供基底。接着，在基底上形成堆叠栅结构。随后，在堆叠栅结构上形成第一氧化层。之后，在堆叠栅结构周围形成氮化物间隙壁，其中于形成第一氧化层之后且于形成氮化物间隙壁之前，进行氮原子导入处理。据此，本发明可利用此氮原子导入处理，改善快闪存储器元件的数据保存可靠度。
文档编号H01L21/8247GK102222645SQ201010163870
公开日2011年10月19日 申请日期2010年4月15日 优先权日2010年4月15日
发明者陈建宏, 黄志仁 申请人:联华电子股份有限公司