专利名称：半导体存储元件及电子元件与其形成方法
技术领域：
本发明涉及半导体存储元件，包含半导体基板且其具有第一导电性的第一区域位 于相反导电性的分开区域之间，第一介电层至少覆盖第一区域，与多晶硅浮动栅极位于第 一区域上的第一介电层上。本发明还特别涉及上述半导体存储元件的形成方法。
背景技术：
存储元件非常适于多种应用，以阵列式排列的存储元件为例，可应用于不需非易 失性存储器的元件中。上述存储元件即现有的(电子)可擦除与可编程的只读存储器((E) EPR0M)。将电荷存储于浮动栅极，可让临界电压(VT)在高低之间交替并分别表示逻辑的1 与0。一般的存储元件还包含控制栅极，以控制存储元件的状态属读取或写入。当半导体元件的尺寸越来越小，将存储元件整合至下一代半导体技术的设计也面 临挑战。举例来说，存储元件的传统设计将控制栅极设置于浮动栅极的上方，这需要较高电 压以程序化存储元件，而不适用于较小尺寸的半导体技术。这是因为较小的半导体技术禁 不起较高的电压。在美国专利7，276，759号中提出上述问题的解决方案，其多晶硅控制栅极邻近多 晶硅浮动栅极，两者之间夹设介电材料，使多晶硅控制栅极能电容性耦合至多晶硅浮动栅 极。如此一来，浮动栅极可由低电压程序化，且上述设计适用于较小尺寸的半导体技术。上述己知元件的缺点在于无法有效应用于深次微米技术。这是因为多晶硅结构之 间的距离将受限于元件尺寸的下限。此外，分隔多晶硅层的介电层需为特殊材料，所述多个 层状材料的对准工艺的容忍度极低，这都会增加元件的成本。
发明内容
本发明在一开始的部分即提供一种半导体存储元件，可克服前述缺点。本发明更进一步提供形成上述半导体存储元件的方法。在本发明一实施例中，提供一种半导体存储元件，包括半导体基板，具有第一导电 性的第一区域，该第一区域位于相反导电性的分开区域之间，且第一介电层至少覆盖第一 区域；第一多晶硅浮动栅极位于第一区域上的第一介电层上，且绝缘材料围绕多晶硅浮动 栅极；以及金属控制栅极结构邻近多晶硅浮动栅极，且金属控制栅极结构电容性耦合至该 多晶硅浮动栅极。上述半导体存储元件可进一步缩减元件尺寸，这是因为在半导体技术的设计规则 中，金属结构与多晶硅结构之间的距离下限小于两个多晶硅结构之间的距离下限。本发明的半导体存储元件所需的程序化电压(比如将电荷移出或移入浮动栅极 的电压)，与浮动栅极及控制栅极之间的电容性耦合程度成反比。因此最大化栅极结构之间 的电容性耦合程度有利于降低操作电压，这可通过最大化每一栅极与另一栅极之间相邻的 面积来达成。举例来说，控制栅极与浮动栅极可叉合设置。在一实施例中，金属控制栅极结构的高度大于多晶硅浮动栅极的高度。这可进一步增加控制栅极结构与浮动栅极之间的电容性耦合程度，因为多晶硅浮动栅极的顶部可与 较高部分的金属控制栅极产生边缘电容性耦合。此外，金属控制栅极结构包含区域内连线路。此结构亦适于与浮动栅极产生明显 的电容性耦合。上述金属控制栅极结构并不必需为单一结构。在一实施例中，金属控制栅极结构 包含多个彼此分开的金属部分，所述多个金属部分的间隔有另一绝缘材料。上述变化的好 处在于可进一步应用于无法采用连续结构如区域内连线路或金属条的工艺中。在一实施例中，半导体存储元件还包括第一导电性的第二区域，位于相反导电性 的分开区域与相反导电性的另一区域之间，且另一介电层覆盖至少第二区域；以及另一栅 极位于第二区域上的另一介电层上。在此实施例中，半导体存储元件是双重晶体管晶胞，其 中另一栅极为存取或使存取可行于存储晶体管的可用晶体管的栅极。上述存储晶体管由浮 动栅极、控制栅极、与其下的有源区域所组成。分别位于浮动栅极与另一栅极下的介电层可 为相同层。半导体基板较佳包含多个导电性绝缘阱区，而第一导电性或相反导电性的分开区 域位于所述多个阱区其中之一。在一实施例中，金属控制栅极结构与半导体基板的间隔有第二介电层，而第二介 电层可与第一介电层的材质相同。第二介电层的厚度可不同于第一介电层的厚度，这将有 利于避免电荷载子穿隧至控制栅极。在一实施例中，金属控制栅极结构部分覆盖绝缘材料。这种结构特别适用于深次 微米技术，因为设计规则中围绕浮动栅极的绝缘间隔物的宽度，大于金属与多晶硅之间的 距离下限。如此一来，控制栅极与浮动栅极之间的电容性耦合程度将进一步提高，进而降低 半导体存储元件的程序化电压。半导体存储元件一般包含金属层，以接触半导体存储元件中分开的不同有源区 域。在一实施例中，金属层与金属控制栅极结构属于相同金属，这可简化半导体存储元件的 工艺。在一实例中，适用于控制栅极结构的金属为钨。本发明的半导体存储元件可为包含于电子元件中的嵌入式元件。上述电子元件包 含便携式通信元件、消费性电子产品、医药元件、车用元件、或类似物。电子元件中，至少部 分的电子电路与半导体存储元件可形成于相同的半导体基板上。此外，电子元件的电子电 路亦可形成于分开的半导体基板上，而这些分开的半导体基板可嵌置于适当载体上，如印 刷电路板、封装系统、多芯片模块、或类似物。在本发明又一实施例中，提供一种半导体存储元件的形成方法，包括提供半导体 基板，半导体基板具有第一导电性的第一区域，第一区域位于相反导电性的分开区域之间； 以第一介电层覆盖至少第一区域；形成多晶硅浮动栅极于第一区域上的第一介电层上；以 绝缘材料围绕多晶硅浮动栅极；以及形成金属控制栅极结构邻近多晶硅浮动栅极，使金属 控制栅极结构与多晶硅浮动栅极之间的距离足以使金属控制栅极结构电容性耦合至多晶 硅浮动栅极。上述方法适于制造深微米技术如深微米CMOS的半导体存储元件。
图1-图2是现有的部分半导体存储元件于不同视角的图示；
图3-图4是本发明一实施例中，部分半导体存储元件于不同视角的图示；图5是图4的半导体元件于另一视角的图示；图6是本发明一实施例中，包含多个存储单元的半导体存储元件；图7-图9是本发明另一实施例中，部分半导体存储元件于不同视角的图示；以及图10是本发明又一实施例中，部分半导体存储元件的图示。并且，上述附图中的附图标记说明如下10、100、200、300 半导体存储元件；12、112 半导体基板；14、114 浅沟槽绝 缘；22、122 多晶硅浮动栅极；24 氮化物间隔物；26 多晶硅控制栅极；28 氧化物； 32 电容；110 单一阱区；124 间隔物；126、326 金属控制栅极；128 导电性绝缘材 料；132 水平方向电容；132，、132” 边缘电容；142、144、146、152 接触垫；150 多晶 硅栅极；160 第一金属层；170 存储晶胞；226 接触物。
具体实施例方式可以理解的是，图示仅用以说明而非限定实际元件的尺寸。应该理解的是，不同图 示可采用相同标号标示相同或类似的部分。本发明建立在大部分半导体技术如CMOS工艺的设计规则上，其金属接触与多晶 硅连线之间的距离下限小于两个多晶硅连线之间的距离下限。以45nm的CMOS技术为例， 两个多晶硅连线之间的距离不能小于lOOnm，但金属接触与多晶硅连线之间的距离仅不能 小于40nm。同样地，以140nm的CMOS技术(CM0S14)为例，两个多晶硅连线之间的距离不能 小于200nm，但金属接触与多晶硅连线之间的距离仅不能小于120nm。在许多半导体技术中，金属接触的形状可为金属接触线，有时可称为接触条或区 域内连线(LIL)。以140nm的CMOS技术为例，区域内连线与多晶硅连线之间的最小距离等 同于单一接触与多晶硅内连线之间的最小距离，即120nm。如此一来，上述半导体技术可能 形成较大面积的金属结构。可以理解的是，较大面积的金属结构可设置于离多晶硅浮动栅 极更近的位置，这将提高金属结构与浮动栅极之间的电容性耦合。换句话说，和控制栅极与 浮动栅极均为多晶硅结构的半导体存储元件相较，将金属栅极作为控制栅极的作法可大幅 降低程序化浮动栅极的最低电压。上述观念的详细解释将搭配图1-图4作说明。图1为现有的半导体存储元件10 如多次可程序化(MTP)非易失性存储(NVM)晶胞的上视图。图2是图1的半导体存储元件 10沿A-A’方向的切线剖视图。此现有的半导体存储元件10其工作原理如下述。小尺寸的多晶硅浮动栅极22延伸至浅沟槽绝缘14上，并与形成于半导体基板12 中的有源线路(未图示)相交。多晶硅浮动栅极22—般设置于通道区上，且被氮化物间隔 物24围绕。位于浅沟槽绝缘14上的多晶硅控制栅极26亦被氮化物间隔物围绕，且多晶硅 控制栅极26与多晶硅浮动栅极22之间的距离越小越好，比如上述设计原则的最小距离。多 晶硅控制栅极26围绕多晶硅浮动栅极的程度越高越好，以增加两种栅极结构之间的电容 性耦合。平行设置的多晶控制栅极26与多晶浮动栅极22的长度需大到使多晶控制栅极 26、多晶浮动栅极22、与氧化物28产生的电容32，为多晶浮动栅极22与半导体基板12之 间的电容的十倍以上。这将确保上述存储器的程序化会遵循Fowler-Nordheim穿隧机制。
举例来说，当程序化NMOS存储晶胞时，可施加正向高电压至多晶控制栅极26，并 维持基板电压为0V。这将使多晶浮动栅极22主要地电容性耦合至多晶控制栅极26，且多晶 浮动栅极22的电压将提高至将近九成(10/11 0.9)的多晶控制栅极26的电压。如此一 来，多晶浮动栅极22的穿隧氧化物(未图示)会产生大量压降。在电场够大的情况下(如 10MV/cm)，电子开始由半导体基板12穿隧至多晶浮动栅极22。由于多晶浮动栅极22与外 界隔有介电层，注入多晶浮动栅极22的电子将保留于栅极中，这将使多晶浮动栅极晶体管 的临界电压(Vt)偏移，并可存储数据于元件中。同样地原理，施加负向电压至多晶控制栅 极26可抹除数据，此时电子将从多晶浮动栅极22穿隧回半导体基板12。图3为本发明一实施例中，部分的半导体存储元件100的上视图。图4是图3的 半导体存储元件100沿A-A’方向的切线剖视图。多晶硅浮动栅极122延伸至浅沟槽绝缘114上，并与形成于半导体基板112中的 有源线路(未图示)相交。一般的有源线路包含第一导电性的通道区，其夹设于相反导电 性的源极/漏极区之间。有源线路，或至少其通道区上一般覆盖有介电材料如栅极氧化物 或穿隧氧化物(未图示)。多晶硅浮动栅极122 —般设置于通道区上的介电材料上，且被适 当材料组成的间隔物124如氮化物围绕。多晶硅浮动栅极122被嵌入导电性绝缘材料128 如氧化物或另一合适绝缘材料中。间隔物124常见于现有CMOS工艺，可用以避免金属硅化 桥接并分隔淡掺杂与重掺杂的漏极区，并非本发明重点。金属控制栅极126如钨控制栅极位于浅沟槽绝缘114上，且金属控制栅极126与 多晶硅浮动栅极122之间的距离越小越好，比如上述设计原则的最小距离。与现有元件类 似，金属控制栅极126围绕多晶硅浮动栅极122的程度越高越好，以增加两种栅极结构之间 的电容性耦合。必需了解的是，现有的半导体存储元件10与本发明的半导体存储元件100有两个 主要的差异点。首先如之前解释过的，金属控制栅极126与多晶硅浮动栅极122之间的距 离130，明显小于现有半导体存储元件10中多晶硅控制栅极26与多晶硅浮动栅极22的最 小距离30。此外，金属控制栅极126的高度明显高于多晶硅浮动栅极122，因此半导体存储 元件100的金属控制栅极126、绝缘材料128、间隔物124、与多晶硅浮动栅极122之间除了 水平方向的电容132以外，还包含边缘电容132’及132”。这将进一步增加栅极结构之间的 电容性耦合程度。与现有的半导体存储元件10相较，本发明的半导体存储元件100的优点将配合 140nm的CMOS工艺详述如下。在此工艺中，两个多晶硅线路的间的距离下限为200nm，而金 属结构如LIL与多晶硅线路之间的距离下限为120nm。必需说明的是，上述设计原则的尺寸 下限仅用以举例而非局限本发明，本领域技术人员自可依需要选择不同尺寸下限的工艺。此技术中的氮化物间隔物其宽度近似于60nm，且其介电常数^为7。导电性绝 缘材料128为氧化物时，其介电常数￡ 为4.2。多晶硅栅极结构的高度h为180nm。在现 有的半导体存储元件10中，多晶硅控制栅极26与多晶硅浮动栅极22之间的最大电容可由 下式表示Cpolrpoly = ( ε。x h. L) /E0Tp。ly_poly其中E0Tp。ly_p。ly 为等效氧化厚度，经计算后为 152nm(E0Tp。ly_p。ly = (2X60) X ε J εν+80 = 152nm)。
在本发明的半导体存储元件100中，金属控制栅极126与多晶硅浮动栅极122之 间的金属_多晶硅电容可由下式表示Cmetal_poly 一 ( ε ox h. L) /EOTmetal_poly其中E0Tmetal_p。ly 经计算后为 96nm(E0Tmetal_p。ly = (60) X ε οχ/ ε Ν+60 = 96nm)。由上述算式可立即比较出，被介电材料分隔的金属控制栅极126与多晶硅浮动栅 极122之间的水平方向的电容132，比现有的半导体存储元件10中多晶硅控制栅极与多晶 硅浮动栅极之间的电容高出1. 58倍(152/96 = 1. 58)。由于金属控制栅极126的高度远高于多晶硅浮动栅极122的高度，因此前述的边 缘电容132’可进一步增加上述比例(1.58)。此外，实际工艺中的金属控制栅极126会陷入 浅沟槽绝缘114至少数十nm，额外的边缘电容132”会进一步提高本发明的半导体存储元件 100的存储晶胞的电容。与多晶硅控制栅极26相较，本发明的半导体存储元件100的金属控制栅极126的 另一优点为不受多晶硅空乏效应的影响，可避免增加EOT与相关问题如增加存储晶胞的程 序化或抹除电压。采用金属控制栅极126的另一个好处是其片电阻远低于多晶硅控制栅极26，这将 改善半导体存储元件100的读取速度。可以理解的是，图4中的结构仅为简化的半导体存储元件。举例来说，在不偏离本 发明教示的情况下，多晶硅浮动栅极122上可具有其他结构如额外的介电层。在一实施例中，半导体存储元件100的存储晶胞包含金属控制栅极126，其构形为 金属接触条或LIL，如图5所示。在图5中，金属控制栅极126部分围绕多晶硅浮动栅极 122，使控制栅极与浮动栅极之间的电容最大化。值得注意的是，图5是本发明一实施例的存储晶胞如2-晶体管(2T)晶胞，在存储 晶体管周围具有其他可用元件如存取或选择晶体管。图5显示存取晶体管的多晶硅栅极 150。为了增加金属控制栅极126与多晶硅浮动栅极122之间的电容性耦合程度，第 一金属层160可提供内连线结构至分隔的接触垫142(以接触源极)、144(以接触漏极)、 146 (以接触金属控制栅极126)、与152 (以接触存取晶体管的多晶硅栅极150)。为完成上 述接触，第一金属层160的构形可覆盖多晶硅浮动栅极122的大部分区域。在较佳实施例中，存取晶体管包含多晶硅栅极150，如存储晶体管包含多晶硅浮动 栅极122 —般，两者同时位于半导体基板112中的单一阱区110内。一般来说，半导体存储 元件100包含多个类似阱区。单一阱区110可为η型阱区或ρ型阱区，端视存储晶体管(与 存取晶体管)的导电性而定。存储晶体管(与存取晶体管)即所谓的PMOS或NMOS晶体管 两者之一。必需了解的是，图5的实施例仅用以举例而非局限本发明，除了这种可能的存储 晶胞布局外，其他不同的布局亦可采用金属控制栅极126与多晶硅浮动栅极122以改善电 容性耦合系数。举例来说，图6是本发明一实施例的半导体存储元件，其存储晶胞170包含 梳状或叉合的金属控制栅极126与多晶硅浮动栅极122，以最大化两栅极结构之间的电容 性耦合程度。图6的存储器阵列中，2-Τ的存储晶胞170还含有存取存储器的多晶硅栅极150，且存储晶胞170共用的源极结构是由源极接触垫142周期性地连接在一起。上述配置即一 般所谓的NOR配置，但其他配置如具有不同源极线路的不同存储阵列的AND配置，亦同样适 用于本发明的结构。图7为本发明一实施例中，部分的半导体存储元件200的上视图。图8是图7的半 导体存储元件200沿A-A’方向的切线剖视图，而图9是图7的半导体存储元件200沿B-B’ 方向的切线剖视图。在半导体存储元件200中，前述连续性的金属控制栅极结构126被置 换为排列成行的接触物226所形成的金属控制栅极结构。虽然接触物226与多晶硅浮动栅 极122具有较低的电容，但在设计规则不允许采用接触条或LIL结构时，可提供CMOS工艺 另一种选择。为了减少电容性耦合下降的程度，需在符合设计规则的前提下尽可能缩短金属接 触物226之间的距离。在此例中可以预期的是，由于排列紧密的金属接触物226遮蔽多晶 硅浮动栅极122不受其他线路(与控制栅极结构226不同功能)的影响，因此亦不会大幅 改变耦合系数。为了使说明更完整，每一金属接触物226较佳连接至第一金属层160。值得注意的是，大部分的设计规则要求位于浅沟槽绝缘114上的接触物仅能用以 接触硅或多晶硅。本发明的实施例中的接触物通过接触金属控制栅极结构226的方式，仅 用以耦合电压至多晶硅浮动栅极122。技术上来说这种方式并未导致半导体存储元件200 具有可信度问题，因此并未违反设计规则。必需了解的是，金属控制栅极126如LIL形成于 浅沟槽绝缘114上的作法符合多种设计规则，如140nm CMOS工艺的设计规则。图10是本发明又一实施例的半导体存储元件300的部分剖示图。在此实施例中， 金属控制栅极326如金属LIL或接触条，与围绕多晶硅浮动栅极的间隔物124部分重叠。此 实施例特别适用于进阶的半导体技术世代，如45nm CMOS工艺。由于金属接触物与多晶硅 结构之间的最小距离可小至40nm，间隔物124的宽度可轻易大于上述距离(40nm)。必需了 解的是，此实施例可进一步改善金属控制栅极326与多晶硅浮动栅极122之间的电容性耦 合，这归功于两者之间的介电材料主要由介电常数约为7的氮化物所组成。本发明多种实施例中的半导体存储元件可采用任何合适方法进行程序化，如 Fowler-Nordheim穿隧法。穿隧原理属本领域技术人员所熟知范围，在此不赘述。上述结构 亦可应用其他低电压的程序化与抹除方法，如通道热电子注入法与穿通热空穴注入法，需 要额外的MOS可用晶体管以选择特定的存储晶体管进行程序化或抹除工艺。由于形成金属结构或图案化栅极结构于半导体基板上的方法属本领域技术人员 熟知的范围，在此不赘述。形成金属结构的技术为常见的半导体工艺如CMOS工艺。制造前 述实施例的半导体存储元件的合适方法包括提供半导体基板，其具有第一导电性的第一 区域，第一区域位于相反导电性的分开区域之间，且第一介电层至少覆盖第一区域；形成多 晶硅浮动栅极于第一区域上的第一介电层上，且绝缘材料围绕多晶硅浮动栅极；以及形成 金属控制栅极结构邻近多晶硅浮动栅极，且金属控制栅极结构电容性耦合至多晶硅浮动栅 极。当第一导电性为η型时，相反导电性为ρ型；当第一导电性为P型时，相反导电性 为η型。分开区域一般包含源极区与漏极区，其形成方法可为现有的注入步骤。第一介电 层如穿隧氧化层可由任何合适方法成长及图案化。形成于第一介电层顶部上的多晶硅浮动 栅极122可由任何合适方法形成，如沉积多晶硅层与后续图案化多晶硅层。间隔物可由任何合适方法成长于栅极侧壁，而上述结构可嵌入任何合适介电材料如氧化硅中。金属控制 栅极结构(126)可由任何合适方法形成，比如在介电材料中形成沟槽后填入金属。调整上 述方法的步骤顺序或加入其他步骤的其他实施例亦为本领域技术人员所熟知，同样属于本 发明范畴。 虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本 领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的 保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种半导体存储元件，包括一半导体基板，具有第一导电性的第一区域，该第一区域位于相反导电性的分开区域之间，且一第一介电层至少覆盖该第一区域；一第一多晶硅浮动栅极位于该第一区域上的该第一介电层上，且一绝缘材料围绕该多晶硅浮动栅极；以及一金属控制栅极结构邻近该多晶硅浮动栅极，且该金属控制栅极结构电容性耦合至该多晶硅浮动栅极。
2.如权利要求1所述的半导体存储元件，其中该金属控制栅极结构的高度大于该多晶 硅浮动栅极的高度。
3.如权利要求1或2所述的半导体存储元件，其中该金属控制栅极结构与该多晶硅浮 动栅极叉合交错。
4.如权利要求1或2所述的半导体存储元件，其中该金属控制栅极结构包括多个彼此 分离的金属部分，且所述多个金属部分的间隔有另一绝缘材料。
5.如权利要求1或2中所述的半导体存储元件，还包括一第一导电性的第二区域，位于该相反导电性的分开区域与相反导电性的另一区域之 间，且另一介电层覆盖至少该第二区域；以及一另一栅极位于该第二区域上的另一介电层上。
6.如权利要求1或2中所述的半导体存储元件，其中该金属控制栅极结构与该半导体 基板的间隔有一第二介电层。
7.如权利要求6中所述的半导体存储元件，其中该第一介电层的厚度与该第二介电层 的厚度不同。
8.如权利要求1或2中所述的半导体存储元件，其中该金属控制栅极结构部分覆盖该 绝缘材料。
9.一种电子元件，包括权利要求1或2中所述的半导体存储元件。
10.一种半导体存储元件的形成方法，包括提供一半导体基板，该半导体基板具有第一导电性的第一区域，该第一区域位于相反 导电性的分开区域之间；以一第一介电层覆盖至少该第一区域；形成一多晶硅浮动栅极于该第一区域上的第一介电层上；以一绝缘材料围绕该多晶硅浮动栅极；以及形成一金属控制栅极结构邻近该多晶硅浮动栅极，使金属控制栅极结构与该多晶硅浮 动栅极之间的距离足以使该金属控制栅极结构电容性耦合至该多晶硅浮动栅极。
全文摘要
本发明提供一种半导体存储元件及电子元件与其形成方法。其中半导体存储元件(100，200，300)包括半导体基板(112)，具有第一导电性的第一区域，该第一区域位于相反导电性的分开区域之间，且一第一介电层至少覆盖该第一区域；多晶硅浮动栅极(122)位于第一区域上的第一介电层上，且绝缘材料(124)围绕多晶硅浮动栅极；以及金属控制栅极结构(126，226，326)邻近多晶硅浮动栅极，且金属控制栅极结构电容性耦合至多晶硅浮动栅极。本发明还提供上述半导体存储元件(100，200，300)的形成方法。上述半导体存储元件可进一步缩减元件尺寸。
文档编号H01L27/115GK101901812SQ20101018079
公开日2010年12月1日 申请日期2010年5月14日 优先权日2009年5月14日
发明者米契尔·荷斯·文·杜伦, 阿契尔·纳德 申请人:台湾积体电路制造股份有限公司