半导体元件的形成方法

专利名称：半导体元件的形成方法
技术领域：
本 发明涉及一半导体元件的形成方法，尤其涉及一种半导体元件的栅极的形成方法。
背景技术：
半导体集成电路(integrated circuit, IC)工业快速的发展。随着IC材料与设 计上的发展，使得IC每一个世代拥有比前一个世代小且复杂的电路。然而，这些发展也提 高了 IC工艺的复杂度，为了实现这些先进IC，在IC的工艺上也需要对等的发展。IC发展 的过程中，当IC几何尺寸(例如工艺所能得到的最小元件(或线))逐渐缩小的同时，功能 元件的密度(例如每单位芯片面积中的内连线元件)随之逐渐增加。一些半导体工艺中需要用导电材料(例如金属材料)填充沟槽或开口。然而，随 着IC几何尺寸持续缩小的同时，填充导电材料到沟槽或开口中且不产生孔隙(void)或缺 口(gap)变得更加的困难。因此，目前为了元件的特定目的而填充导电材料到沟槽中所存在的各种方法中， 没有任何一种方法可以满足每一方面的需求。

发明内容
为了解决现有技术的问题，本发明提供一种半导体元件的形成方法，包括提供 一基材；形成一虚设栅极(dummy gate)于该基材之上；形成一介电材料围绕该虚设栅极； 移除该虚设栅极，以于该介电材料中形成一开口 ；形成一硅材料于该开口中；形成一第一 导电层于该硅材料之上；形成一第二导电层于该第一导电层之上；以及进行一退火工艺 (anneal process)，使得该第一导电层取代位于该开口中的硅材料。本发明也提供一种半导体元件的形成方法，包括以下步骤提供一基材；形成一 虚设栅极(dummy gate)于该基材之上；形成一介电材料围绕该虚设栅极；移除该虚设栅 极，以于该介电材料中形成一开口 ；形成一浸湿层(wettinglayer)于该开口中；以及利用 旋转涂布工艺(spin coating process)形成一导电层于该浸湿层之上。本发明另提供一种半导体元件的形成方法，包括以下步骤提供一基材；形成 一虚设栅极(dummy gate)于该基材之上；形成一介电材料围绕该虚设栅极；移除该虚 设栅极，以于该介电材料中形成一开口 ；形成一功函数金属层(work function metal layer)以部分填充该开口 ；以及用一导电层填充该开口的剩余部分，使用多晶硅取代法 (polysilicon substitute method)与方宠转涂布工艺(spin coating process)其中之一。本发明能够填充导电材料至沟槽中而不会有孔隙或气隙。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合所附附图，作详细说明如下


图1为一流程图，用以说明本发明半导体元件的形成法的流程。
图2 图17为一系列剖面图，用以说明依据图1的方法中各个工艺阶段。其中，附图标记说明如下11 半导体元件的形成方法13 提供一基材15 形成一虚设栅极17 形成一介电材料围绕虚设栅极19 移除虚设栅极，以于介电材料中形成开口21 填充导电材料于开口中35 半导体元件40 基材45 浅沟隔离结构特征(STI)50 介面层200 栅极介电层210 栅极电极层220 栅极结构230 轻掺杂源极/漏极区(LDD)240 栅极间隙壁250 重掺杂源极/漏极区(S/D)260 层间介电层(ILD)270 化学机械研磨工艺(CMP)275 沟槽(或开口)275A 275B 275C 沟槽276 沟槽275的宽度276A 沟槽275A的宽度277 沟槽275的深度277A 沟槽275A的深度280 金属层290 硅材料300 导电层305 导电层300的厚度310 导电层320 退火工艺330 硅化物层340 化学机械研磨工艺(CMP)345 栅极结构348 介面层350 高介电常数(high-k)介电层355 栅极结构370 处理工艺
380 材料层385 材料层380的厚度400 导电层420 化学机械研磨工艺(CMP)430 栅极结构448 介面层450 高介电常数(high-k)介电层460 栅极结构
具体实施例方式
以下特举出本发明的实施例，并配合所附附图作详细说明。以下实施例的元件和 设计是为了简化本发明，并非用以限定本发明。举例而言，说明书中提及形成第一特征位于 第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征 与第二特征之间另外有其他特征的实施例，因此，第一特征与第二特征并非直接接触。此 夕卜，本发明于各个实施例中可能使用重复的参考附图标记及/或用字。这些重复附图标记 或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述结构之间的关系。请参见图1，该图显示一半导体元件的形成方法11的流程图。图2-图17显 示半导体元件于各个工艺阶段的剖面图。半导体元件可包括集成电路芯片，系统单芯片 (system on chip,SoC)或上述的部分，其可包括各种无源与有源的微电子元件，例如电阻、 电容、电感、二极管、金属氧化物半导体场效应晶体管(metal-oxide semiconductor field effect transistors, MOSFET)、互补式金属氧化物半导体(complementary metal-oxide semiconductor, CMOS)晶体管、双极结型晶体管(bipolar junction transistors, BJT)、 横向扩散场效应晶体管(laterally diffused MOS, LDM0S)、高功率(high power MOS transistor)或其他类型的晶体管。此处须注意的是，为了了解本发明的发明概念，所以简 化图2-图17。因此，可于图1的方法之前、期间或之后增加额外的工艺，且有些工艺在此处 仅简化说明。请参见图1，方法11起始于方框113，其中提供基材。方法11接着进行方框15，其 中形成虚设栅极(dummy gate)于基材上。方法11接着进行方框17，其中介电材料围绕虚 设栅极。方法11接着进行方框19，其中移除虚设栅极，以于介电材料中形成开口。方法11 接着进行方框21，其中填充导电材料于开口中。请参见图2，依据图1的方法11制得的半导体元件35。半导体元件35具有基材 40。基材40是掺杂P型杂质(例如硼)的硅基材(例如P型基材)。另外的，基材40也可 是其他合适的半导体材料。举例而言，基材40可以是掺杂N型杂质(例如磷或砷)的硅基材 (例如N型基材)。基材40可另外由其他适合的元素半导体组成，例如钻石或锗；适合的化 合物半导体，例如碳化硅(silicon carbide)、砷化铟(indium arsenide)或磷化铟(indium phosphide)；或适合的合金半导体，例如硅碳化锗(silicon germanium carbide)，磷砷化 嫁(gallium arsenic phosphide)、憐化嫁铟(gallium indium phosphide)。此夕卜，基材 40 可包括外延层(印i layer)，为了增加性能可以是应变(strained)基材，或可包括绝缘层 上覆娃(silicon-on-insulator, S0I)基材。
请再次参见图2，浅沟隔离结构特征(shallow trench isolation, STIfeature) 45 形成于基材40中。借由蚀刻基材40中的凹口(或沟槽)，之后填充介电材料于凹口中以 形成浅沟隔离结构特征(STI)45。于本实施例中，浅沟隔离结构特征(STI)45的介电材料 包括氧化硅。于另一实施例中，浅沟隔离结 构特征(STI)45的介电材料包括氮化硅、氮氧化 硅、掺杂氟的硅酸盐(fluoride-doped silicate，FSG)、及/或本领域普通技术人员所熟知 的低介电常数(low-k)介电材料。之后，可视需要的(optionally)形成介面层(interfacial layer) 50于基材40 上。介面层50由原子层沉积工艺(atomic layer deposition,ALD)制得，且包括二氧化硅 (SiO2)。栅极介电层200接着形成于介面层50之上。栅极介电层200是由原子层沉积工 艺(ALD)制得。栅极介电层包括高介电常数(high-k)材料。高介电常数材料具有一介电 常数大于二氧化硅(SiO2)的介电常数(大约为4)。于一实施例中，栅极介电层200包括氧 化铪(hafnium oxide，HfO2)，其介电常数值为约18 40。于另一实施例中，介电层200可 包括 Zr02、Y2O3> La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO或SrTiO。栅极电极层210接着形成于栅极介电层200之上。栅极电极层210包括 多晶硅材料。请参见图3，利用本领域普通技术人员所熟知的光刻工艺(photolithography process)图案化介面层50、栅极介电层200与栅极电极层210，以形成半导体元件35的栅 极结构220 (也称为栅极堆叠结构)。之后，轻掺杂源极/漏极区(也称为LDD) 230形成于 栅极结构220任一侧的基材40中。轻掺杂源极/漏极区(LDD) 230可由本领域普通技术人 员所熟知的离子注入工艺(ion implantation process)或扩散工艺(diffusion process) 制得。N型杂质(例如磷或砷)可用于形成半导体元件35，以作为NMOS元件，而P型杂质 (例如硼)可用于形成半导体元件35，以作为PMOS元件。请参见图4，利用本领域普通技术人员所熟知的沉积工艺与蚀刻工艺(例如各向 异性蚀刻工艺)形成栅极间隙壁240于基材40上与栅极结构220的侧壁上。栅极间隙壁 240包括一合适的介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅或上述的组合。之后，重 掺杂源极与漏极区域250(也称为S/D区域)形成于栅极间隙壁240任一侧的基材40中。 重掺杂源极与漏极区域(S/Dregions)250可由本领域普通技术人员所熟知的离子注入工 艺(ion implantationprocess)或扩散工艺(diffusion process)制得。N 型杂质(例如 磷或砷)可用于形成半导体元件35，以作为NMOS元件，而P型杂质(例如硼)可用于形成 半导体元件35，以作为PMOS元件。如图4所示，重掺杂源极与漏极区域(S/Dregions)250 对准于栅极间隙壁240的最外侧边界。由于不需要光刻工艺定义出重掺杂源极与漏极区域 (S/D regions) 250的边界，因此，重掺杂源极与漏极区域(S/D regions) 250是由“自动对 准”方法形成。对半导体元件235进行一或多个退火工艺，以活化重掺杂源极与漏极区域 (S/D regions)250。请参见图5，层间介电层(inter-layer dielectric layer，ILD) 260 形成于基 材40与栅极结构220之上。层间介电层(ILD) 260可由化学气相沉积法(chemicalvapor deposition, CVD)、高密度等离子体化学气相沉积法(high density plasmaCVD)、旋转涂 布法(spin-on)、溅镀(sputtering)或其他适合的方法形成。于一实施例中，层间介电层(ILD) 260包括氧化硅。于另一实施例中，层间介电层(ILD) 260包括氮氧化硅、氮化硅或低 介电常数(low-k)材料。 请参见图6，对层间介电层(ILD)260进行化学机械研磨工艺 (chemical-mechanical-polishing process, CMP) 270，以暴露栅极结构 220 的上表面。进 行化学机械研磨工艺(CMP) 270之后，栅极结构220的上表面大体上与位于栅极结构220任 一侧的层间介电层(ILD)260共平面。请参见图7，移除栅极电极层210，因此形成沟槽(或开口)275取代栅极电极层 210。可用本领域普通技术人员所熟知的湿式蚀刻或干式蚀刻工艺移除栅极电极层210，而 半导体元件35的剩余各层维持大体上未被蚀刻(un-etched)，未被蚀刻的各层包括栅极介 电层200，栅极间隙壁240与层间介电层(ILD)260。既然栅极电极层260被移除，所以其称 为“虚设栅极电极(dummy gate electrode)”。金属层280接着形成于沟槽275中且位于栅极介电层200之上。金属层280包 括TiN、TaN, TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。金属层280可由化学气相沉积法 (CVD)、物理气相沉积法(physical vapor depositionprocess, PVD)或其他适合的方法形 成。金属层280调整半导体元件35的功函数，以达到所需的临界电压(threshold voltage, Vt)。因此，金属层280也可称为功函数金属层。沟槽275目前具有宽度276为约IOnm 20nm，深度277为约15nm 25nm。于一 实施例中，宽度276可小于lOnm，深度277可大于25nm。接着，依据图1的方法11的一实施例，讨论导电材料填充到沟槽275中的工艺。 请参见图8，形成硅材料290以填充沟槽275。于本实施例中，硅材料290包括多晶硅。于 另一实施例中，硅材料290包括非晶硅。请再次参见图8，使用本领域普通技术人员所熟知 的低压化学气相沉积法(lowpressure chemical vapor exposition，LPCVD)形成多晶硅材 料290，其进行于相对较低的温度(比起传统的CVD工艺的温度范围)，温度从约400°C至约 450°C。选择低温的原因，是因为不要让重掺杂源极/漏极区(S/D) 250、栅极介电层200、与 功函数金属层280受到伤害，因为当进行形成多晶硅材料290的工艺时，这些层无法抵挡高 于450°C的温度。之后，导电层300形成于多晶硅材料290之上。导电层300由物理气相沉积法 (PVD)制得，其具有厚度305为约200nm 600nm。用于形成导电层300的物理气相沉积法 (PVD)所使用的靶材(target)具有相对低硅含量，例如硅含量为约0. 4% 0. 6%。结果， 得到的导电层300具有低硅含量。于图8中的导电层300大部分包括是铝，于另外实施例 中，大部分也可包括铜或钨。导电层310形成于导电层300之上。导电层310由物理气相 沉积法(PVD)制得，且其包括钛。用于形成导电层310的物理气相沉积法(PVD)是于大约 25°C的室温下进行。于另一实施例中，导电层310可包括不同于钛的材料，但是要容易与硅 反应形成硅化物(silicide)，例如镍或钴。请参见图9，对半导体元件35进行一退火工艺320。退火工艺320进行的温度为 约350°C 450°C，例如约400°C。进行退火工艺320的时间为约2 3分钟。进行退火工 艺320的期间，多晶硅材料290中的硅原子会被导电层300吸收。此时，导电层300中的原 子(于此实施例中为铝原子)移动到沟槽275中，取代被导电层吸收的硅原子。之前提到的沟槽275的深度277为约15 25nm。多晶硅材料290填充沟槽275，且其厚度并不会大于深度277很多。例如，多晶硅材料的厚度为约30nm。之前提到的导电 层300的厚度305为200nm 600nm，此厚度大于多晶硅材料290的厚度许多。导电层300 与多晶硅材料290的厚度差异越大，越可以使较多的硅原子被导电层300吸收，同样的，硅 被导电层300中的铝原子取代效率较佳以填充沟槽275。此外，由于使用低硅含量的物理气 相沉积(PVD)靶材，所以导电层300具有低硅含量，表示被导电层300吸收的硅原子(来自 于多晶硅材料290)将不会太快达到饱和的阶段。这样一来，可以使硅吸收工艺(silicon absorption process)变得更有效率。此处须注意的是，硅吸收工艺可部分发生于退火工艺 320之前，与发生于形成导电层300的期间，虽然其速率较低。退火工艺320可帮助或加速 硅吸收工艺。 此外，被导电层300吸收的硅原子可与其上的导电层310反应，以形成硅化物 (silicide)层330于导电层300与310之间。于图9的一实施例中，由于导电层310包括 钛，因此硅化物层330硅化钛。硅化钛的形成可降低导电层300中的硅含量，使导电层300 更容易吸收较多的硅原子。因此，导电层310也有助于硅吸收工艺。请参见图10，大体上所有的多晶硅材料290的硅原子被导电层300吸收，且沟槽 275目前填充导电层300。请参见图11，对半导体元件35进行化学机械研磨工艺(CMP)340， 以移除导电层310、硅化物层330、与位于沟槽275之外的导电层300。进行化学机械研磨工 艺(CMP) 340之后，导电层300大体上与层间介电层(ILD) 260共平面。因而由栅极介电层 200、金属层280与导电层300形成栅极结构345。栅极介电层200作为栅极结构345的栅 极介电部分，且导电层300与金属层280 —起形成栅极结构345的栅极电极部分。特别的 是，导电层300 (也称为填充金属)作为栅极结构345的主要导电部分，而金属层280用以 调整栅极结构345的功函数。依据图1的方法11的一实施例，图2-图11显示多晶硅取代栅极填充方法 (polysilicon substitute gate filling method)。于目前已知的技术中，标准的化学气相 沉积法(CVD)或物理气相沉积法(PVD)用于将导电材料填充到沟槽中，以形成金属栅极电 极。然而，因为沟槽275相对的窄(沟槽275的宽度为约IOnm 20nm)，很难使用传统的化 学气相沉积法(CVD)或物理气相沉积法(PVD)完整的填充沟槽275，而不存在孔隙(void) 或气隙(air gap)。借由使用上述的多晶硅取代栅极填充方法(polysilicon substitute gate filling method)，可有效地填充导电材料300至相对较窄的沟槽275中，而不会有孔 隙或气隙。接着，下文将讨论多晶硅取代栅极填充方法的另外实施例。对于此实施例的初 始工艺步骤大体上类似于图2-图6。为了简化说明，类似的结构特征使用相同的附图标 记。唯一的差别在于，于另一实施例中，包括氧化硅的栅极介电层200(图2)被高介电常数 (high-k)材料取代。栅极介电层200作为虚设层且之后将会被移除。可以不形成非必须的 (optional)介面层 50。请参见图12，于另一实施例中，栅极介电层200随着栅极电极层210 —起被移 除。移除栅极介电层200与栅极电极层210以构成沟槽275A。介面层348可视需要的 (optionally)形成于沟槽275A中。接着形成高介电常数(high_k)栅极介电层350于沟 槽275A中，且位于介面层248之上。高介电常数(high_k)栅极介电层350包括如图2的 栅极介电层200所述的高介电常数材料。接着，金属层280形成于高介电常数(high-k)栅极 介电层350之上，以部分填充沟槽275A。沟槽275A目前具有宽度276A与深度277A。宽 度276A小于深度276 (图7)。之后，制备本实施例的方法大体上类似于上述讨论的图8-图11。因此，形成多晶 硅材料层290，以填充沟槽275A，形成导电层300于多晶硅材料层290之上，形成导电层310 于导电层300之上，借由退火工艺320使多晶硅材料层290被导电层300吸收，同时也形成 硅化物层330。最后，导电层300取代沟槽275A中的多晶硅材料290，且进行化学机械研磨 工艺(CMP) 340，以移除位于沟槽275A之外的材料，因此，导电层300大体上与层间介电层 260共平面。图13显示半导体元件35于此工艺阶段的剖面图。栅极结构355因此由高介 电常数介电层350、金属层280与导电层300所组成。高介电常数介电层350作为栅极结构 355的栅极介电部分，且导电层300与金属层280 —起形成栅极结构355的栅极电极部分。 导电层300 (也称为填充金属)作为栅极结构355的主要导电部分，而金属层280用以调整 栅极结构355的功函数。图12-图13显示多晶硅取代栅极填充方法(polysilicon substitute gatefilling method)的另一实施例，其利用“后高介电常数(high_k last)”方法制作栅 极结构355，其中图2-图11所示的多晶硅取代栅极填充方法利用“后栅极(gate last)” 方法。特别的是，此另一实施例中形成虚设栅极介电层200，其随着虚设栅极电极层210 — 起被移除。移除虚设层200与210之后，形成高介电常数介电层350。另外，由于“后高介 电常数(high-k last) ”方法会得到沟槽275A的宽度276A小于宽度276 (图7)，因此更难 使用传统的化学气相沉积法(CVD)或物理气相沉积法(PVD)完整的填充沟槽275，而不存在 孔隙(void)或气隙(air gap)。同样的，类似于上述图8_图10所述的理由，此另一实施例 所使用的多晶硅取代栅极填充方法同样能填充沟槽275A，且大体上不存在孔隙。图14-图16显示图1方法11的另一实施例的工艺阶段的剖面图。对于此实施 例的初始工艺步骤大体上类似于图2-图6所述的多晶硅取代栅极填充方法(polysilicon substitute gate filling method)。为了简化说明，类似的结构特征使用相同的附图标 记。请参见图14，形成重掺杂源极/漏极区(S/D) 250、栅极介电层200与金属层280，且移 除栅极电极层210，以形成沟槽275B。此时，半导体元件35被放置于充满氮气的环境中，例 如(图中未显示)充满氮气的腔体(chamber)。对半导体元件35进行一处理工艺370。处 理工艺370首先包括形成材料层380于半导体元件35的暴露表面上，包括沟槽257B的暴 露表面。如图14所示的实施例，材料层380包括氧化钛。材料层380由旋转涂工艺(spin coating process)(或称为spin-on工艺)形成，其中该半导体元件于旋转速度每分钟3000 转速下(rpm)持续10秒。材料层380的厚度385为约2nm 3nm。形成材料层380之后， 处理工艺370接着对半导体元件35进行烘烤，于约160°C下持续约30分钟。请参见图15，利用另一旋转涂布法形成导电层400于材料层380之上，其中半导体 元件35是于旋转速度每分钟600转速下(rpm)持续10秒。导电层400包括铝，如显示于 图15的实施例，但于其他实施例中也可包括铜或钨。导电层400填充沟槽275B。此处，导 电层380作为导电层400的一浸湿层(wetting layer)，所以可降低导电层400于半导体元 件35暴露表面上产生聚集(aggregation)或结块(agglomeration)的现象。因此，导电层 400能够大体上填充沟槽275而不产生孔隙或气隙。材料层380的厚度385之所以选择大 于约2nm，是因为可降低导电层400产生聚集(aggregation)或结块(agglomeration)的现象。另外，导电层380可降低导电层400扩散到相邻的各层中，例如扩散到栅极间隙壁240 中。因此，材料层380作为扩散阻挡层(diffusion blocking layer)，也作为一浸湿层。于形成导电层400之后，将半导体元件35于150°C下烘烤10分钟。之后，半导体 元件35于温度300°C下持续30分钟进行退火。请参见图16，对半导体元件35进行化学机 械研磨工艺420，以移除位于沟槽275B之外的导电层400。因此，由高介电常数(high_k) 介电层200、金属层280与导电层400形成栅极结构430。高介电常数介电层200作为栅极 结构430的栅极介电部分，且导电层400与金属层280 —起形成栅极结构430的栅极电极 部分。导电层400 (也称为填充金属)过为栅极结构430的主要导电部分，而金属层280用 以调整栅极结构430的功函数。既然图14-图16利用旋转涂布工艺形成栅极结构430，因 此，此实施例也可称为旋转涂布栅极填充方法(spin coating gatefilling method)。此处须注意的是，图14-图16显示利用上述讨论的“后栅极(gate last) ”方法。 图17显示旋转涂布栅极填充方法(spin coating gate filling method)的另一实施例。 此另一实施例利用上述图12-图13所述的“后高介电常数(high-klast) ”方法。因此，虚设 栅极介电层200随着虚设栅极210 —起被移除，以形成沟槽275C，且视需要的(optional) 介面层448与高介电常数介电层450可形成于沟槽中。此旋转涂布栅极填充方法(spin coating gate filling method)的另一实施例的后续工艺大体上类似于图14-图16所述 的工艺。因此，形成金属层280，以部分填充沟槽275C，利用旋转涂布法形成浸湿层380于 金属层280之上，且利用另一旋转涂布法形成导电层400以填充沟槽275C。最后，进行化 学机械研磨工艺(CMP)，用以移除位于沟槽275C之外的导电层400。因此，由高介电常数 (high-k)介电层450、金属层280与导电层400形成栅极结构460。高介电常数介电层450 作为栅极结构460的栅极介电部分，且导电层400与金属层280 —起形成栅极结构460的 栅极电极部分。导电层400作为栅极结构460的主要导电部分，而金属层280用以调整栅 极结构460的功函数。 此处须注意的是，可进行额外的工艺步骤，以完成半导体元件35的制法。举例而 言，额外的工艺可包括沉积无源层(passivation layers)，形成接触插塞(contact)，与 形成内连线结构(interconnect structure)(例如导线(lines)、导通孔(vias)、金属线 (metal layers)与对元件提供电性连接的层间介电层，其中元件包括金属栅极)。为了简 化说明，此处并未叙述这些额外的工艺。依据设计者的需求与工艺的需要，可结合上述讨论 的各种实施例的工艺。虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明 的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种半导体元件的形成方法，包括 提供一基材；形成一虚设栅极于该基材之上；形成一介电材料围绕该虚设栅极；移除该虚设栅极，以于该介电材料中形成一开口 ；形成一硅材料于该开口中；形成一第一导电层于该硅材料之上；形成一第二导电层于该第一导电层之上；以及进行一退火工艺，使得该第一导电层取代位于该开口中的硅材料。
2.如权利要求1所述的半导体元件的形成方法，其中该开口的宽度为约IOnm 20nm； 该开口的深度为约IOnm 30nm;以及形成该第一导电层，使得该第一导电层的深度为约 200nm 600nm。
3.如权利要求1所述的半导体元件的形成方法，其中形成该硅材料的方法为低压化学 气相沉积法；形成该第一导电材料的方法为物理气相沉积法，其中使用于物理气相沉积法 的一靶材的硅含量小于X，X为约0. 4% 0. 6%。
4.如权利要求1所述的半导体元件的形成方法，其中进行该退火工艺，使得该硅材料 大体上被第一导电层吸收，且被吸收的硅材料的一部分与该第二导电层反应，以形成一硅 化物界面介于该第一导电层与该第二导电层之间。
5.如权利要求1所述的半导体元件的形成方法，进行一退火工艺之后，还包括对该半 导体元件进行一化学机械研磨工艺，以移除位于该开口之外的各种材料层。
6.如权利要求1所述的半导体元件的形成方法，移除该虚设栅极之后，还包括形成一 高介电常数栅极介电层于该开口中，以及形成一功函数金属层位于该高介电常数栅极介电 层之上，其中该硅材料位于该功函数金属层之上。
7.一种半导体元件的形成方法，包括以下步骤 提供一基材；形成一虚设栅极于该基材之上；形成一介电材料围绕该虚设栅极；移除该虚设栅极，以于该介电材料中形成一开口 ；形成一浸湿层于该开口中；以及利用旋转涂布工艺形成一导电层于该浸湿层之上。
8.如权利要求7所述的半导体元件的形成方法，还包括形成该浸湿层之后与形成该导电层之前，于约160°C下烘烤该浸湿层约30分钟； 形成该导电层之后，于约150°C下烘烤该导电层约10分钟；以及 之后，于约300°C下进行一退火工艺约30分钟。
9.如权利要求7所述的半导体元件的形成方法，其中形成该浸湿层与形成该导电层各 自于充满氮气的环境下进行。
10.一种半导体元件的形成方法，包括以下步骤 提供一基材；形成一虚设栅极于该基材之上；形成一介电材料围绕该虚设栅极；移除该虚设栅极，以于该介电材料中形成一开口 ；形成一功函数金属层以部分填充该开口 ；以及用一导电层填充该开口的剩余部分，使用多晶硅取代法与旋转涂布工艺其中之一。
全文摘要
本发明提供一种半导体元件的形成方法，包括提供一基材；形成一虚设栅极(dummy gate)于该基材之上；形成一介电材料围绕该虚设栅极；移除该虚设栅极，以于该介电材料中形成一开口；之后，形成一功函数金属层以部分地填充该开口；用一导电层填充该开口的剩余部分，使用多晶硅取代法(polysilicon substitute method)与旋转涂布工艺(spin coating process)其中之一。本发明能够填充导电材料至沟槽中而不会有孔隙或气隙。
文档编号H01L21/285GK102129978SQ20101018077
公开日2011年7月20日 申请日期2010年5月14日 优先权日2010年1月14日
发明者曹学文, 詹博文, 许光源 申请人:台湾积体电路制造股份有限公司