半导体存储装置及其制造方法

专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及半导体存储装置及其制造方法，特别是，涉及阻变式半导体存储装置 及其制造方法。
背景技术：
就半导体存储装置而言，已知具有各种结构的半导体存储装置，如动态随机存取 存储器(DRAM)和静态随机存取存储器(SRAM)。另外，就非挥发半导体存储装置而言，已知 具有各种结构的半导体存储装置。非专利文件 1(K. Aratani et al. , Proceeding of 2007 IEEE International Electron Devices Meeting pp.787 to 786(2007))中描述了作为非挥发半导体存储装置 之一的阻变式半导体存储装置。另外，日本专利公开第2006-173267号(称为专利文件1) 中也描述了与非专利文件1中描述的阻变式半导体存储装置具有相同结构的阻变式半导 体存储装置。图9是示出根据相关技术的阻变式半导体存储装置结构的示意性截面图。在半导体基板110中，有源区域被隔离绝缘膜(未示出)分成各部分。此外，金属 氧化物半导体(M0S)晶体管形成在一个区域(未示出)中。参考图9，第一绝缘膜111形成在半导体基板110上，并且第一绝缘膜111连接到 半导体基板110等的区域形成开口。此外，例如，由W等制造的塞状第一电极112填充在其 中形成有开口部分的区域中。塞状第一电极112形成为连接到上述M0S晶体管的源/漏区 域，具有下层配线的功能。阻变式存储层113形成在第一电极112上作为上层，并且离子源层114作为上层 形成在阻变式存储层113上。例如，第三绝缘膜115形成在离子源层114上，在第三绝缘膜115中形成开口部 分，该开口部分延伸至离子源层114，并且第二电极116填充在第三绝缘膜115的开口部分 中。例如，离子源层114中包含选自包括Cu、kg和Zn的组的元素和选自包括Te、S和 Se的组的元素。另外，存储层113由氧化钽、氧化铌、氧化铝、氧化和氧化锆的任何一种或者其混 合材料制造。为了制造具有上述结构的半导体存储装置，例如，第一绝缘膜111形成在其中形 成有隔离绝缘膜的半导体基板110上。开口部分形成在第一绝缘膜111中，以形成要连接 到M0S晶体管的源/漏区域的开口，并且塞状第一电极112填充在其中形成有开口部分的 部分中，以形成在开口部分中。阻变式存储层113作为上层例如利用物理气相沉积法或化学气相沉积法等形成 在塞状第一电极112上，并且离子源层114作为上层形成在存储层113上。例如，第三绝缘膜115形成在离子源层114上，开口部分形成在第三绝缘膜115中，该开口部分延伸至离子源层114，并且第二电极116形成在开口部分内。在上述制造方法中，由薄膜制造的存储层113形成在由W塞等组成的第一电极112 上。这里，由W塞等组成的第一电极112的表面不是平坦的，在周边绝缘膜和第一电极112 之间存在台阶。由于这个原因，难于使存储层很薄而同时保证台阶覆盖性。因此，关于元件 电阻和存储特性，存储层的变薄导致其在各元件之间的不一致。另一方面，先前已经发现，为了增加膜数量而加厚存储层113，记录时所需的电压 增加。因此，存储器的低电压操作变得难于实现，因此存储层113变厚导致芯片尺寸上的增 加。

发明内容
本发明要解决的问题是在阻变式半导体存储装置中，难于使让存储层变薄和抑 制各元件之间电特性的不一致彼此兼容。本发明针对于解决上述问题，因此所希望的是提供这样的半导体存储装置及其制 造方法，其中让存储层变薄和抑制各元件之间电特性的不一致可以彼此兼容。为了实现上述愿望，根据本发明的实施例，所提供的半导体存储装置包括第一电 极，形成在基板上；离子源层，形成在第一电极的上层上；以及第二电极，形成在离子源层 的上层上；其中阻变式存储单元设置成阵列，每一个阻变式存储单元中，第一电极的表面或 离子源层的表面被氧化，以在第一电极和离子源界面之间的界面中形成阻变式存储层。根据本发明实施例的半导体存储装置通过将阻变式存储单元设置成阵列而构造。上述的阻变式存储单元包括形成在基板上的第一电极、形成在第一电极的上层上 的离子源层和形成在离子源层的上层上的第二电极。同样，第一电极的表面或离子源层的 表面被氧化，以在第一电极和离子源层之间的界面中形成阻变式存储层，由此构造阻变式 存储单元。根据本发明的另一个实施例，所提供的制造半导体存储装置的方法包括如下步 骤在基板上形成第一电极；在第一电极的上层上形成离子源层；以及在离子源层的上层 上形成第二电极；并且还具有氧化第一电极的表面或离子源层的表面的步骤，以在基板上 形成第一电极的步骤和在离子源层的上层上形成第二电极的步骤之间在第一电极和离子 源层之间的界面中形成阻变式存储层；其中阻变式存储单元设置成阵列，由此构造半导体 存储装置。根据本发明另一个实施例的制造半导体存储装置的方法是阻变式存储单元设置 成阵列由此构成半导体存储装置的半导体存储装置的制造方法。第一电极形成在基板上，离子源层形成在第一电极的上层上，并且第二电极形成 在离子源层的上层上。这里，根据本发明另一个实施例的制造半导体存储装置的方法还包 括氧化第一电极的表面或离子源层的表面的步骤，以在基板上形成第一电极的步骤和在离 子源层的上层上形成第二电极的步骤之间于第一电极和离子源层之间的界面中形成阻变 式存储层。根据本发明的半导体存储装置，在阻变式半导体存储装置中使得让存储层变薄与 抑制各元件之间电特性的不一致彼此可兼容。根据本发明的制造半导体存储装置的方法，能够制造这样的半导体存储装置，其中在阻变式半导体存储装置中使得让存储层变薄与抑制各元件之间电特性的不一致彼此
可兼容。


图1是示出根据本发明第一实施例的半导体存储装置的存储单元结构的示意性 截面图；图2A至2H分别为说明制造根据本发明第一实施例的半导体存储装置的存储单元 的各工艺的示意性截面图；图3A和3B分别为示出根据本发明第一实施例的半导体存储装置总体构造的模块 图，以及包括在根据本发明第一实施例的半导体存储装置中的存储单元的等效电路图；图4是示出根据本发明第二实施例的半导体存储装置的存储单元结构的示意性 截面图；图5A至5D分别为说明制造根据本发明第二实施例的半导体存储装置的存储单元 的各工艺的示意性截面图；图6是示出根据本发明第三实施例的半导体存储装置的存储单元结构的示意性 截面图；图7A至7F分别为说明制造根据本发明第三实施例的半导体存储装置的存储单元 的各工艺的示意性截面图；图8是示出在第三实施例的示例中热处理温度与元件电阻之间关系的图线；以及图9是示出根据现有技术的半导体存储装置的存储单元结构的示意性截面图。
具体实施例方式在下文，将参考附图详细描述本发明的优选实施例。应当注意的是，描述将按着下面的顺序给出。1.第一实施例的半导体存储装置2.制造第一实施例的半导体存储装置的存储元件的方法(氧化第一电极的表面 以形成存储层的方法)3.第二实施例的半导体存储装置4.制造第二实施例的半导体存储装置的存储元件的方法(氧化第一电极的表面 以形成存储层的方法)5.第三实施例的半导体存储装置6.制造第三实施例的半导体存储装置的存储元件的方法(氧化离子源层的表面 以形成存储层的方法)7.第三实施例的示例11.第一实施例的半导体存储装置[半导体存储装置的存储元件的结构]根据本发明第一实施例的半导体存储装置通过将阻变式存储单元设置成阵列而 构造。在下文，将详细描述组成每个阻变式存储单元的存储元件。
图1是示出根据本发明第一实施例的半导体存储装置的存储元件结构的示意性 截面图。例如，半导体基板10由隔离绝缘膜(未示出)分成各部分，并且诸如金属氧化物 半导体(M0S)晶体管的电子元件形成在有源区域(未示出)中。参考图1，例如，第一绝缘膜11形成在半导体基板10上，连接到半导体基板10的 区域被形成开口，并且例如由w塞等制造的下层配线12填充在开口部分中。下层配线12 形成为连接到上述M0S晶体管的源/漏区域。另外，例如，由氧化硅或氮化硅等制造且厚度约为50至300nm的第二绝缘膜13形 成在下层配线12的上层上。同样，开口部分13a形成在第二绝缘膜13中，以将连接到下层 配线12的部分形成开口。第一电极15填充在开口部分13a中。例如，第一电极15由选自包括附、？6、11、1^13、13^顆、1^、41、]\%和Gd的 组的导电材料制造。或者，第一电极15可以由包括两个导电层的层叠导电层形成，其中一 个导电层的材料选自包括Ni、Fe、Ti、TiN、Ta、TaN、W和WN等的组，另一个导电层的材料选 自包括Hf、Al、Mg和Gd等的组。例如，阻变式存储层16形成在第一电极15的表面上。阻变式存储层16是通过氧化第一电极15的表面获得的层，即由组成第一电极15 的元素的氧化物制造。例如，当第一电极15其中包含Ta或A1时，阻变式存储层16由氧化 钽或氧化铝或者其混合材料制造。例如，阻变式存储层16优选其中包含Al、Mg或稀土元素。例如，离子源层17形成在阻变式存储层16的上层上。例如，离子源层17其中包含选自包括Cu、Ag和Zn的组的元素以及选自包括Te、S 和Se的组的元素。例如，离子源层17优选其中包括Te、S和Se中的至少一种硫族元素。另外，离子 源层17优选其中包含Cu、Ag和Zn中的至少一种元素。例如，第三绝缘膜18形成在离子源层17上，开口部分形成为延伸至离子源层17， 并且第二电极19形成为填充在开口部分中。阻变式存储层16是通过氧化第一电极15和离子源层17之间界面中的第一电极 15的表面形成的层。因为阻变式存储层16是通过氧化第一电极15的表面形成的层，所以可以实现变 薄阻变式存储层16，同时保证高台阶覆盖性和阻变式存储层16的均勻厚度。在第一实施例的半导体存储装置的存储元件中，以上述方式，可以使得让存储层 变薄和抑制各元件之间电特性的不一致彼此兼容。2.制造第一实施例的半导体存储装置的存储元件的方法(氧化第一电极的表面 以形成存储层的方法)接下来，将参考图2A至2H详细地描述制造根据本发明第一实施例的半导体存储 装置的阻变式存储元件的方法。例如，隔离绝缘膜(未示出)形成在半导体基板10中，以将有源区域(未示出) 分成各部分，并且诸如M0S晶体管的电子元件形成在未示出的有源区域中。
接下来，如图2A所示，第一绝缘膜11形成在半导体基板10上，并且开口部分形成 在第一绝缘膜11中，以延伸至半导体基板10。接下来，例如，利用RF溅射法填充开口部分，以沉积诸如W的导电材料。同样，导 电材料沉积在开口部分的外面，由此形成由W塞等组成的下层配线12。下层配线12例如形成为连接到上述M0S晶体管的源/漏区域。接下来，例如，利用等离子体化学气相沉积法(CVD)法或旋涂法等，氧化硅或者氮 化硅沉积在下层配线12的上层上，使其厚度约为50至约300nm，由此形成第二绝缘膜13。接下来，如图2B所示，例如，利用旋涂法等，光致抗蚀剂例如沉积在第二绝缘膜13 上，或者干膜等粘结到第二绝缘膜13。接下来，光致抗蚀剂在光刻工艺中被图案化，以将意 在连接到下层配线12的部分形成开口，由此形成抗蚀剂掩模14.KrF曝光设备、ArF曝光设备或浸渍ArF曝光设备等例如可以用于图案化抗蚀剂掩 模。接下来，如图2C所示，例如，以抗蚀剂掩模14作为蚀刻掩模，对第二绝缘膜13执 行诸如干蚀刻工艺的蚀刻工艺，由此在第二绝缘膜13中形成延伸至下层配线12的开口部 分 13a。对于上述的干蚀刻工艺，例如，CxFy(x = 1至6，y = 1至8)气体、02气体或者稀有 气体用作蚀刻气体。另外，磁控蚀刻系统例如用作蚀刻系统。接下来，如图2D所示，例如，执行以氧等离子体为基础的灰化工艺和有机氨系统 化学工艺，由此完全去除抗蚀剂掩模14和灰化工艺中产生的残留物质。接下来，如图2E所示，例如，利用RF溅射法等，导电材料沉积为填充在开口部分 13a中，由此形成第一电极15。第一电极15例如由选自包括附、卩6、11、1^1&、1&^^^、1^、六1、]\%和Gd的组 的导电材料制造。或者，第一电极15可以由包括两个导电层的层叠导电层形成，其中一个 导电层的材料选自包括Ni、Fe、Ti、TiN、Ta、TaN、ff和WN等的组，另一个导电层的材料选自 包括Hf、Al、Mg和Gd等的组。接下来，如图2F所示，例如，利用化学机械抛光(CMP)法等，去除设在开口部分13a 外面的组成第一电极15的导电材料，由此获得填充在开口部分13a中的塞状第一电极15。接下来，如图2G所示，例如，氧化第一电极15的表面，由此在第一电极15的表面 上形成阻变式存储层。热氧化、等离子体氧化和自然氧化等的任何一个可以用作在此情况 下的氧化方法。例如，在采用热氧化的情况下，在其中包含氧的环境下，以100至350°C的晶片加 热温度执行退火处理。炉退火处理和快速热退火(RTA)处理的任何一个可以用作该退火处理。通过执行上述的氧化处理，当单一金属用作电极材料时，该单一金属的氧化膜形 成在第一电极15的表面上。另一方面，当两种或多种金属用作电极材料时，比任何其它金 属更容易进一步氧化的金属的氧化物形成在第一电极15的表面上。例如，Mg、Al或Ti等是比Ci、Ni或Fe等相对更容易氧化的元素。因此，当第一电 极15其中包含Mg、A1或Ti时，氧化镁、氧化铝或氧化钛形成为第一电极15的表面上的阻 变式存储层16。
另外，在某些情况下，根据第一电极15中包含的元素，其中包含多个金属元素的 氧化物形成为第一电极15的表面上的阻变式存储层16。例如，其中包含Al、Mg或稀土元素的膜优选形成为阻变式存储层16。接下来，如图2H所示，例如，利用RF溅射法，离子源层17形成在第一电极15的上 层上，以使其厚度为约10至约lOOnm。例如，离子源层17优选其中包含Te、S和Se中的至少一种硫族元素。另外，其中 包含Cu、Ag和Zn中的至少一种元素的膜优选形成为离子源层17。接下来，例如，第三绝缘膜18形成在离子源层17上，开口部分形成在第三绝缘膜 18中，延伸至离子源层17，并且填充开口部分，由此形成第二电极19。具有图1所示结构的半导体存储装置的存储元件可以以上述的方式制造。根据制造第一实施例的半导体存储装置的阻变式存储元件的方法，通过氧化第一 电极15和离子源层17之间的界面中的第一电极15的表面，形成存储元件的阻变式存储层 16。因为阻变式存储层16是通过氧化第一电极15的表面形成的层，所以可以实现变 薄阻变式存储层16，同时保证阻变式存储层16的高台阶覆盖性和均勻厚度。在采用制造第一实施例的半导体存储装置的方法制造的阻变式存储元件中，可以 以上述方式使得变薄阻变式存储层和抑制各元件之间电特性的不一致彼此兼容。[半导体存储装置的总体构造]图3A和3B分别为示出根据本发明第一实施例的半导体存储装置总体构造的模块 图和根据本发明第一实施例的半导体存储装置中包括的存储单元的等效电路图。图3A所示的第一实施例的半导体存储装置例如包括控制部分CT、行解码部分RD、 数据输入/输出部分10、位线控制部分BC和存储单元阵列MA。另外，存储单元阵列MA包 括设置成阵列的多个存储单元MC。控制部分CT例如根据执行所选的读出或写入操作而输出各种控制信号到行解码 部分RD、数据输入/输出部分10和位线控制部分BC。因此，控制部分CT控制写入或读出 数据到存储单元阵列MA或从其写入或读出数据的操作。行解码部分RD根据从控制部分CT提供至其中的控制信号以读或写的状态解码地 址数据，以选择连接到存储单元阵列MA中的存储单元MC的字线的任何一个，由此激活这样 选择的字线。数据输入/输出部分10根据从控制部分CT提供至其中的控制信号以读或写数据 的状态解码地址数据，以从连接到存储单元阵列MA中的存储单元MC的位线选择一个模块。在读取数据的状态下，从存储单元输出到位线的信号分别被内部差分放大电路放 大，并且从连接到所选位线对的存储单元提供的如此放大的信号分别输出到数据线。另外，在写入数据的状态下，来自数据线的信号由写入的放大电路放大，并且这样 放大的信号输出到分别连接到所选位线的存储单元。位线控制部分BC根据控制部分CT提供的控制信号控制位线电压。存储单元阵列MA包括设置成阵列的多个存储单元MC。分别对应于行的字线分别连接到属于矩阵中行的存储单元，并且分别对应于列的 位线分别连接到属于矩阵中列的存储单元。
图3B是上述存储单元每一个的等效图。阻变式存储元件RM的一端连接到晶体管Tr的一个源/漏端，晶体管Tr的栅极端 连接到字线W。例如，晶体管Tr以形成在半导体基板上的M0S晶体管等的形式构造，并且阻 变式存储元件冊具有上述结构。M0S晶体管Tr的另一个源/漏端连接到位线B，并且信号线S连接到阻变式存储 元件RM的另一端。具有上述结构的半导体存储装置可以以与专利文件1中所述相同的方式操作。合适的电压施加到第二电极19和第一电极15，以在阻变式层16内形成其中包含 一种或多种金属元素的电流通道，或者在阻变式层16内形成多个缺陷，由此降低阻变式层 16内的电阻值。因此，对应于诸如“0”或“1”的信息的电阻值根据阻变式层16的电阻值 变化保持在对应的一个存储单元MC中，由此在对应的一个存储单元MC中存储诸如“0”或 “1”的信息。例如，当正电位施加给其中包含Cu、Ag或Zn等离子源层17自身或者施加给一个 电极侧，即与离子源层17相接触的第二电极19时，由此在阻变式存储元件RM上施加电压， 离子化包含在离子源层17中的Cu、Ag或Zn (离子源元素)等，以散入阻变式存储层16。此 时，这样的离子源元素键接到另一电极侧即第一电极15的部分中的电子以被沉淀，或者停 留在阻变式存储层16内以形成绝缘膜的杂质水平，由此降低了阻变式存储层16的电阻值。 结果，可以记录信息。另外，当从该状态，给其中包含Cu、Ag或Zn等的离子源层17或接触离子源层17 的一个电极侧即第二电极19施加负电位，由此施加负电压到阻变式存储元件RM时，再一次 将沉淀在阻变式存储元件RM的另一个电极侧(即第一电极15)的Cu、Ag或Zn等离子化。 因此，如此离子化的Cu、Ag或Zn等返回到阻变式存储元件RM的一个电极侧，因此阻变式 存储层16的低电阻值返回到实质很高的电阻值，由此增加了阻变式存储元件RM的电阻值。 结果，能够擦除记录在阻变式存储元件RM中的信息。选自包括Te、S和Se的组的任何元素(硫族元素)包含在离子源层17中，由此促 进了 Cu、Ag或Zn的离子化。同样，阻变式存储层16由氧化钽、氧化铌、氧化铝、氧化铪和氧化锆的任何一个或其混合材料制造，并且这些氧化物每一个的熔点都很高。因此，阻变式存储层16的微结构 对于温度的上升可以稳定化。结果，因为可以提高阻变式存储层16的耐热性，所以可以提高阻变式存储元件RM在高温工艺下的产率。另外，改善了在诸如记录/擦除操作的操作状态下对局部温度的稳 定性，因此，例如，可以增加重复写入操作的次数。而且，即使在高温等环境下的长期数据保 存状态中，也可以稳定地保持高电阻状态。另外，因为有这些氧化物的任何一个制造的阻变式存储层16甚至在其厚度降低时也具有足够的绝缘耐压电压，所以可以稳定地实现高电阻状态。同样，因为可以减少诸如 针孔(pin hole)的缺陷数，所以可以稳定地记录信息。在上述本发明的阻变式存储元件RM和半导体存储装置中，还可以采用这样的结构，其离子源层17在其中包含CuTe。在采用这样的结构时，因为Te的导电率高于其它硫族元素任何一个的导电率，并且Cu也有很高的导电率，所以离子源层17的电阻值变得很低，因此阻变式存储层16和离 子源层17之间的电阻值之差变得很大。出于这样的原因，由记录/擦除信息引起的阻变式 存储层16的电阻变化主要取决于具有大电阻值的阻变式存储层16的电阻变化。结果，即使其中包含CuTe的离子源层17由温度升高引起其电阻值变化，离子源层 17的电阻值变化也几乎不影响阻变式存储元件RM的电阻值变化，因此在存储操作上也没 有大的影响。因此，在制造状态下、在使用状态下以及在高温环境下的保存状态下，能够进一步 抑制阻变式存储元件冊特性的劣化。第一实施例的半导体存储装置是具有第一电极15和阻变式存储层16彼此连续连 接结构的阻变式半导体存储装置。同样，关于其制造方法，阻变式存储层16通过氧化包含 在第一电极15之中的金属之一而形成。关于氧化的方法，例如，第一电极15采用其中包含单一金属元素或者多个金属元 素的材料。之后，执行表面氧化，由此无缝且连续地形成阻变式存储层16和第一电极15。 在此情况下，因为阻变式存储层16由包含在第一电极15中的元素(多种元素)以自形成 方式形成，所以阻变式存储层16可以形成为均勻的薄膜，而与第一电极15的表面粗糙和周 边绝缘膜与第一电极15之间的台阶部分无关。3.第二实施例的半导体存储装置[半导体存储装置的存储元件的结构]与第一实施例的情况类似，根据本发明第二实施例的半导体存储装置通过将阻变 式存储单元设置成阵列而构成。图4是示出第二实施例的半导体存储装置的存储元件结构的示意性截面图。第一电极15形成在第二绝缘膜13的开口部分13a内，以覆盖开口部分13a的内 壁。同样，由氧化硅或氮化硅等制造的填充绝缘膜20形成在开口部分13a的区域内部。根 据第二实施例的半导体存储装置的存储元件与第一实施例的半导体存储装置的存储元件 除了上述结构外基本上具有相同的结构。与第一实施例的情况类似，阻变式存储层16形成在第一电极15的表面上。阻变式 存储层16是通过氧化第一电极15的表面形成的层，也就是由组成第一电极15的元素(多 种元素)的氧化物制造。第二实施例的半导体存储装置的阻变式存储元件的阻变式存储层16是通过氧化 第一电极15和离子源层17之间的界面中的第一电极15的表面形成的层。因为阻变式存储层16通过氧化第一电极15的表面形成的层，所以可以实现变薄 阻变式存储层16，同时保证阻变式存储层16的高台阶覆盖性和均勻的厚度。在第二实施例的半导体存储装置的阻变式存储元件中，可以以这样的方式使得变 薄阻变式存储层16和抑制各元件之间电特性的不一致彼此兼容。4.制造第二实施例的半导体存储装置的存储元件的方法(氧化第一电极的表面 以形成存储层的方法)接下来，将参考图5A至5D详细描述制造根据本发明第二实施例的半导体存储装 置的阻变式存储元件的方法。与第一实施例的情况类似，执行直到第一实施例的图2D所示工艺的工艺。
接下来，如图5A所示，例如，利用RF溅射法等，第一电极15形成为覆盖开口部分 13a的内壁。在此情况下，第一电极15沉积为具有不足以在开口部分13a中填满的厚度。第一电极15例如由选自包括附、Ni、Fe、Ti、TiN、Ta、TaN、W、WN、Hf、Al、Mg和Gd的组 的导电材料制造。或者，第一电极15可以由层叠导电层制造，其中一个导电层的材料选自 包括Ni、Fe、Ti、TiN、Ta、TaN、W和WN等的组，另一个导电层的材料选自包括Hf、Al、Mg和 Gd等的组。接下来，如图5B所示，例如，利用CVD法，氧化硅或氮化硅沉积在第一电极15的上 层上，以填充在开口部分13a中，由此形成填充绝缘膜20作为第一电极15的上层。接下来，如图5C所示，例如，利用化学机械抛光(CMP)等，去除导电材料组成第一 电极15的一部分和填充绝缘膜20沉积在开口部分13a之外的部分，由此获得形状为填充 在开口部分13a的第一电极15。结果，提供了环状第一电极15的表面沿着开口部分13a的 周边部分暴露的状态。接下来，如图5D所示，与第一实施例的情况类似，例如，氧化第一电极15的表面， 由此在第一电极15的表面上形成阻变式存储层16。热氧化、等离子体氧化和自然氧化等的 任何一个可以用作该情况下的氧化方法。与第一实施例的情况类似执行后续的工艺，由此使其能够制造图4所示结构的半 导体存储装置的阻变式存储元件。根据制造第二实施例的半导体存储装置的方法，存储元件的阻变式存储层16通 过在第一电极15和离子源层17之间的界面中氧化第一电极15的表面而形成。因为阻变式存储层16是通过氧化第一电极15的表面形成的层，所以可以实现变 薄阻变式存储层16，同时保证阻变式存储层16的高台阶覆盖性和均勻的厚度。在采用第二实施例的半导体存储装置的方法制造的阻变式存储元件中，可以以上 述方式使得变薄阻变式存储层和抑制各元件之间的不一致彼此兼容。5.第三实施例的半导体存储装置[半导体存储装置的存储元件的结构]与第一实施例的情况类似，根据本发明第三实施例的半导体存储装置通过将阻变 式存储单元设置成阵列而构成。图6是示出第三实施例的半导体存储装置的存储元件结构的示意性截面图。尽管第三实施例的半导体存储装置的存储元件与第一实施例的半导体存储装置 的存储元件具有基本上相同的结构，但是第三实施例与第一实施例的区别在于，阻变式存 储层16是通过氧化第一电极15和离子源层17之间的界面中离子源层17的表面形成的层。因为阻变式存储层16是通过氧化离子源层17的表面形成的层，所以可以实现变 薄阻变式存储层16，同时保证阻变式存储层16的高台阶覆盖性和均勻的厚度。在第三实施例的半导体存储装置的阻变式存储元件中，可以以这样的方式使得变 薄阻变式存储层16和抑制各元件之间电特性的不一致彼此兼容。6.制造第三实施例的半导体存储装置的存储元件的方法(氧化离子源层的表面 以形成存储层的方法)接下来，将参考图7A至7F详细地描述制造根据本发明第三实施例的半导体存储 装置的阻变式存储元件的方法。
如图7A所示，与第一实施例的情况类似，执行直到第一实施例中图2D所示工艺的工艺。接下来，如图7B所示，例如，利用RF溅射法等，导电材料沉积为填充在开口部分 13a中，由此形成第一电极15。然后，例如，利用CMP法等，去除沉积在开口部分13a外面组 成第一电极15的导电材料。结果，获得了填充在开口部分13a中的塞状第一电极15。第一电极15例如由选自包括附、卩6、11、1^1&、1&^^^、1^、六1、]\%和Gd组的 导电材料制造。或者，第一电极15可以由包括两个导电层的层叠导电层形成，其一个导电 层的材料选自包括Ni、Fe、Ti、TiN、Ta、TaN、ff和WN等的组，另一个导电层的材料选自包括 Hf、Al、Mg和Gd等的组。接下来，当自然氧化膜形成在第一电极15的表面上时，根据需要在Ar环境下执行 RF溅射(反向溅射)，由此去除自然氧化膜。接下来，如图7C所示，例如，氧化第一电极15的表面，由此在第一电极15的表面 上形成氧化层21。氧化层21的厚度范围例如为约1至约lOnm。关于氧化方法，在此情况下可以采用热氧化法、等离子体氧化法和自然氧化法等 的任何一个。例如，在热氧化的情况下，在其中包含氧的环境下，以100至350°C的晶片加热 温度执行退火处理。炉退火处理和快速热退火(RTA)处理的任何一个可以用作退火处理。接下来，如图7D所示，例如，利用RF溅射法，在其表面上形成有氧化层21的第一 电极15的上层上形成离子源层17，厚度为约10至约lOOnm。例如，离子源层17优选其中包含Te、S和Se中的至少一种硫族元素。另外，其中 包含Cu、Ag和Zn中的至少一种元素的层优选形成为离子源层。这里，在第三实施例中，离子源层17必须制造为在其中包含比第一电极15更易于 氧化的元素。当第一电极15由W或WN等制造时，离子源层17由比W或WN等更易于氧化的其 中包含Mg或A1等的材料制造。例如，离子源层17优选其中包含Te、S和Se中的至少一种硫族元素。另外，离子 源层17优选形成其中包含Cu、Ag和Zn中的至少一种元素的层。具体地讲，离子源层17可 以优选由Cu&Te-Al制造。接下来，如图7E所述，例如，第三绝缘膜18形成在离子源层17上，开口部分形成 在第三绝缘膜18中，延伸至离子源层17，并且导电材料填充在开口部分中，由此形成第二 电极19。接下来，如图7F所示，通过执行退火处理，氧从第一电极15的氧化层21移动到离 子源层17的表面，以引起与包含在离子源层17中的金属元素的反应，例如，引起与A1或Mg 的反应。结果，形成了其中包含氧化铝或氧化镁作为主要成分的阻变式存储层16。在降低压力或者N2环境下，以200至450°C的温度执行退火处理。在此情况下，炉 退火处理和RTA处理的任何一个可以用作退火处理。可以以上述方式制造图6所示结构的半导体存储装置的阻变式存储元件。根据制造第三实施例的半导体存储装置的阻变式存储元件的方法，阻变式存储元 件的阻变式存储层16通过氧化第一电极15和离子源层17之间的界面中的离子源层17的 表面而形成。
因为阻变式存储层16是通过氧化离子源层17的表面形成的层，所以可以实现变 薄阻变式存储层16，同时保证阻变式存储层16的高台阶覆盖性和均勻的厚度。在采用制造第三实施例的半导体存储装置的方法制造的阻变式存储元件中，可以 以上述方式使得变薄阻变式存储层和抑制各元件之间电特性的不一致彼此兼容。7.第三实施例的示例1根据第三实施例的阻变式存储元件制造如下。第一绝缘膜11和下层配线12形成在由硅制造的半导体基板10上，由氧化硅制造 的第二绝缘膜13沉积在第一绝缘膜11和下层配线12上，并且直径为0. 3 μ m圆形图案的 开口部分13a形成在第二绝缘膜13中。此外，导电材料即W填充在开口部分13a中，以形 成厚度为20nm的第一电极15。接下来，对第二绝缘膜13和第一电极15执行等离子体氧化处理，以在第一电极15 的表面上形成氧化层21。等离子体氧化处理的条件以这样的方式设定，O2的压力为lPa，并 且功率为150W。接下来，由CuiciTe4ciAl4tl&1(1制造的层形成为第一电极15上的离子源层17，第一电 极15的表面上形成了厚度为20nm的氧化层21。另外，形成第三绝缘膜18，并且W膜形成为厚度为200nm的第二电极19。之后，将沉积在第一电极15上的离子源层17以及第二电极19的各层图案化，然 后在5X 10_4Pa或更低的压力的真空中经受热处理，由此将氧从氧化层21移动到离子源层 17的表面。结果，具有高电阻值的阻变式存储层16形成在图6所示的结构中。在上述的制造方法中，等离子体氧化的时间周期设定为120秒或600秒。另外，离 子源层17的成分设定为CUl(lTe4(lAl4(l&1(l。通过适当地设定其它条件，制造了半导体存储装 置。关于其它条件，温度保持的时间周期设定为两个小时，并且在此状态下，分别在200°C、 300°C和400°C的三个温度下执行热处理。此外，分别测量在200°C、300°C和400°C的三个温 度下完成热处理的半导体存储装置的电阻值。测量结果如图8所示。在图8中，“a”表示等 离子体处理的时间周期为120秒的情况，并且“b ”表示等离子体处理的时间周期为600秒 的情况。在这两种情况下，电阻值的每一个都以2000个元件的电阻值的中值的形式表示。由图8可以看出，在分别由“a”和“b”表示的两种情况的每一个中，电阻值随着热 处理温度的上升而增加。这导致随着热处理温度的升高，包含在离子源层17中的氧(O2) 和Al彼此反应，以形成由氧化铝制造的层。由上述结果可以推测，使Al包含在离子源层17 中，以此允许形成具有高电阻值的阻变式存储层16。如图8所示，在等离子体处理的时间周期为120秒的情况以及等离子体处理的时 间周期为600秒的任何一种情况下，电阻值随着热处理温度的上升而增加。另外，还可以理 解的是，电阻值根据等离子体氧化的时间周期的长度而不同。这些测量结果意味着，所形成的高电阻存储层16的厚度根据热处理条件和等离 子体氧化的时间周期这二者而改变。根据本发明的实施例，能够产生下面的效果。i)能够抑制半导体存储装置的各元件之间的诸如元件电阻的电特性不一致。ii)能够抑制诸如写入电压、读出电压和反复操作耐性(i^petitive resistance) 的存储特性的各元件之间电特性的不一致。
iii)能够由阻变式存储层的均质性改善反复操作耐性。iv)通过变薄阻变式存储层，可以降低操作电压，并且可以降低功率消耗。ν)通过简化形成阻变式存储层的工艺，能够实现制造成本的降低。本发明绝不限于上面的描述。例如，尽管在上述实施例的每一个中，Al为阻变式存储层的构成元素的典型例子， 但是可以采用其中包含Mg或稀土元素的离子源层。另外，尽管在上述实施例的每一个中，离子源层和第二电极由彼此分开的不同材 料制造，但是电极可以制造为其中包含变成离子源的元素(Cu，Ag or Zn)，因此电极层也可 以用作离子源层。另外，尽管这里探讨了由金属元素的氧化电位使氧从离子源层移动，但是本发明 示出的结构也可以利用适宜于氧化之外的驱动力的元素移动而形成。除此，在不脱离本发明主题的情况下，可以进行各种修改。本申请包含2009年8月5日提交日本专利局的日本优先权专利申请 JP2009-182036中公开的相关主题事项，其全部内容通过引用结合于此。本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据 设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。
权利要求
1.一种半导体存储装置，包括第一电极，形成在基板上；离子源层，形成在所述第一电极的上层上；以及第二电极，形成在所述离子源层的上层上；其中阻变式存储单元设置成阵列，在每一个所述阻变式存储单元中，所述第一电极的 表面或所述离子源层的表面被氧化，以在所述第一电极和所述离子源层之间的界面中形成 阻变式存储层。
2.根据权利要求1所述的半导体存储装置，其中所述存储层由包含在所述第一电极中 的金属的氧化物制成。
3.根据权利要求1所述的半导体存储装置，其中所述存储层由包含在所述离子源层中 的金属的氧化物制成。
4.根据权利要求1所述的半导体存储装置，其中给所述第二电极和所述第一电极施加 电压，以在所述存储层中形成含一种或多种金属元素的电流通道，或者在所述存储层中形 成多个缺陷，由此降低所述阻变式存储层的电阻值。
5.根据权利要求1所述的半导体存储装置，其中所述存储层包含Al、Mg或稀土元素。
6.根据权利要求1所述的半导体存储装置，其中所述离子源层包含Te、S和Se中的至 少一种硫族元素。
7.根据权利要求1所述的半导体存储装置，其中所述离子源层包含Cu、Ag和Zn中的 至少一种元素。
8.—种制造半导体存储装置的方法，包括如下步骤在基板上形成第一电极；在所述第一电极的上层上形成离子源层；以及在所述离子源层的上层上形成第二电极；并且在所述基板上形成所述第一电极的步骤和在所述离子源层的上层上形成所述第二电 极的步骤之间，还包括氧化所述第一电极的表面或者所述离子源层的表面的步骤，以在所 述第一电极和所述离子源层之间的界面中形成阻变式存储层；其中阻变式存储单元设置成阵列，由此构成所述半导体存储装置。
9.根据权利要求8所述的制造半导体存储装置的方法，其中在形成所述阻变式存储层 的步骤中，所述第一电极的表面被氧化，以形成由包含在所述第一电极中的金属的氧化物 制成的所述阻变式存储层。
10.根据权利要求8所述的制造半导体存储装置的方法，其中在形成所述阻变式存储 层的步骤中，所述离子源层的表面被氧化，以形成由包含在所述离子源层中的金属的氧化 物制成的所述阻变式存储层。
11.根据权利要求10所述的制造半导体存储装置的方法，其中，在所述基板上形成所 述第一电极的步骤和在所述第一电极的上层上形成所述离子源层的步骤之间，还包括氧化 所述第一电极的表面以形成氧化物层的步骤；其中，在形成所述阻变式存储层的步骤中，通过执行热处理使氧从所述氧化物层扩散， 以氧化所述离子源层的表面，从而形成由包含在所述离子源层中的金属的氧化物制成的所 述阻变式存储层。
12.根据权利要求8所述的制造半导体存储装置的方法，其中在形成所述阻变式存储 层的步骤中，形成包含Al、Mg或稀土元素的所述阻变式存储层。
13.根据权利要求8所述的制造半导体存储装置的方法，其中在形成所述离子源层的 步骤中，形成包含Te、S和Se中的至少一种硫族元素的所述离子源层。
14.根据权利要求8所述的制造半导体存储装置的方法，其中在形成所述离子源层的 步骤中，形成包含Cu、Ag和Zn中的至少一种元素的所述离子源层。
全文摘要
这里所公开的是半导体存储装置，其包括第一电极，形成在基板上；离子源层，形成在第一电极的上层上；以及第二电极，形成离子源层的上层上。阻变式存储单元设置成阵列，其每一个阻变式存储单元中，第一电极的表面或离子源层的表面被氧化，以在第一电极和离子源界面之间的界面中形成阻变式存储层。
文档编号H01L27/24GK101997083SQ20101024164
公开日2011年3月30日 申请日期2010年7月29日 优先权日2009年8月5日
发明者佐佐木智, 山田直美, 水口彻也, 河内山彰, 藤原一郎, 香川惠永 申请人:索尼公司