具有器件隔离结构的半导体器件的制作方法

专利名称：具有器件隔离结构的半导体器件的制作方法
技术领域：
本发明构思涉及具有器件隔离结构的半导体器件，更具体地说，涉及能够抑制晶 体管特性的劣化的具有器件隔离结构的半导体器件以及形成所述半导体器件的方法。
背景技术：
在高度集成半导体器件中，在半导体基底上形成器件隔离层，以使半导体器件电 隔离。可通过形成沟槽并利用介电材料填充所述沟槽来形成器件隔离层同时，在利用介电 材料填充沟槽之前，可在沟槽的内壁上形成内衬(liner)氮化硅，以减轻在沟槽的内壁处 产生的应力。可在其上形成有器件隔离层的半导体基底上形成MOS晶体管。在操作MOS晶体管的过程中，当栅极和漏区处的电压之间有较大差异时，在与漏 区相邻的沟道区中可产生热电子。热电子可被捕获到位于沟道区和器件隔离层之间的边界 处的氮化硅图案。由于被捕获到氮化硅图案的热电子，可在沟道区和器件隔离层之间的边 界处诱导空穴。同时，在多数载流子是空穴的PMOS晶体管的情况下，在沟道区和器件隔离层的边 界处诱导的空穴可使漏区扩大。结果，PMOS晶体管的沟道长度会减小而导致穿通现象。因 此，会在晶体管的OFF状态下产生泄漏电流，从而使晶体管的特性劣化。

发明内容
本发明构思的实施例可提供一种具有器件隔离结构的半导体器件。本发明构思的实施例不会限于上述目的，并且本领域技术人员可以容易地理解本 发明构思的未公开的目的。根据本发明构思的一个实施例，具有器件隔离结构的半导体器件可包括沟槽，形 成在半导体基底中，以限定活性区；填充介电层，设置在沟槽中；氧化物层，设置在填充介 电层和沟槽之间；氮化物层，设置在氧化物层和填充介电层之间；阻挡层，设置在氧化物层 和氮化物层之间。


包括附图来提供对本发明构思的进一步理解，附图包括在本说明书中并构成本说 明书的一部分。附图示出了本发明构思的示例性实施例并与说明书一起用于解释本发明构 思的原理。在附图中图1是根据本发明构思的一个示例实施例的半导体器件的俯视图。图2是沿图1的线1-1’和11-11’截取的根据本发明构思的一个示例实施例的半 导体器件的剖视图。图3是根据本发明构思的另一示例实施例的半导体器件的俯视图。图4是沿图3的线1-1’和11-11’截取的根据本发明构思的另一示例实施例的半 导体器件的剖视图。
图5是沿图3的线1-1’和11-11’截取的根据本发明构思的又一示例实施例的半 导体器件的剖视图。图6是沿图3的线1-1’和11-11’截取的根据本发明构思的再一示例实施例的半 导体器件的剖视图。图7A至图7G是沿图1的线1_1’和II-II’截取的形成根据本发明构思的一个示 例实施例的半导体器件的方法。图8A至图8F是沿图3的线1_1’和II-II’截取的形成根据本发明构思的另一示 例实施例的半导体器件的方法。图9A至图9E是沿图3的线1_1’和II-II’截取的形成根据本发明构思的又一示 例实施例的半导体器件的另一方法。图IOA至图IOF是沿图3的线1_1’和II-II’截取的形成根据本发明构思的再一 示例实施例的半导体器件的又一方法。
具体实施例方式将在下面参照附图更详细地描述本发明构思的优选实施例。然而，本发明构思的 实施例可以以不同的形式实施，而不应理解为局限于在此阐述的实施例相反，提供这些实 施例使得本公开将是彻底的和完全的，并将把本发明构思的范围充分地传达给本领域技术 人员。本发明构思仅由权利要求中描述的范围限定。相同的标号始终表示相同的元件。应该理解的是，本说明书中使用的术语用于解释本发明构思，而不限制本发明构 思。除非另有指出，否则单数形式也包括复数形式。还应理解的是，当在本说明书中使用术 语“包括”和/或“包含”时，表示存在所列的特征、整体、步骤、操作、元件和/或组件，而不 排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。将参照理想示图(例如剖视图和/或俯视图)详细解释本发明的示例实施例。在 附图中，为了有效地解释技术构思，夸大了层和区域的尺寸和相对尺寸。因此，可通过制造 技术和/或公差而修改示图。本发明构思的实施例不限于这里示出的具体形状，而包括由 不同的制造工艺形成的各种形状。例如，示出为具有直角的蚀刻区域可具有倒圆的形状或 具有预定曲率的形状。因此，应该理解的是，附图中示出的区域概述了特征并示出了具体的 示例性形状，而不限制本发明构思的范围。参照图1和图2，将充分描述根据本发明构思的一个示例实施例的半导体器件图1是根据本发明构思的一个示例实施例的半导体器件的俯视图。图2是沿图1 的线1-1’和11-11’截取的根据本发明构思的一个示例实施例的半导体器件的剖视图。参照图1和图2，半导体基底100可包括形成有NMOS晶体管的第一区10和形成有 PMOS晶体管的第二区20。例如，第一区10可以是形成有存储单元器件的存储单元区，第二 区20可以是形成有外围电路的外围电路区。半导体基底100可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗 (GOI)基底、硅-锗基底或通过执行选择性外延生长(SEG)工艺形成的外延薄膜的基底。半导体基底100可包括杂质掺杂阱区101，以形成MOS晶体管。例如，在半导体基 底100是P型半导体基底100的情况下，半导体基底100的第二区20可包括η型阱101以 形成PMOS晶体管。
另外，半导体基底100可包括有源区102和104，形成有源区102和104来限定沟 槽103。沟槽103可具有呈向下的锥形的侧壁轮廓。限定沟槽103的有源区102和104的 形状可根据半导体器件而改变。由介电材料制成的填充介电层142可设置在沟槽103中。氧化物图案112和氮化 物图案132可设置在沟槽103的内侧壁和填充介电材料142之间。此外，阻挡图案122可 设置在在第二区20上设置的氧化物图案112和氮化物图案132之间。换言之，氧化物图案 112和氮化物图案132可顺序地形成在第一区10上的沟槽103的内壁上，氧化物图案112、 阻挡图案122和氮化物图案132可顺序地形成在第二区20上的沟槽103的内壁上。氧化物图案112可以是热氧化物层，氧化物图案112可具有大约10 A至1 00A的厚 度。覆盖沟槽103的内壁的氧化物图案112可消除沟槽103的内壁上的损坏和缺陷或使所 述损坏和缺陷减轻。阻挡图案122可在半导体基底100的第二区20上局部地形成。阻挡图案122可 共形地(conformally)覆盖沟槽103的内壁。阻挡图案122的厚度可比氮化物图案132的 厚度小，例如，阻挡图案122可具有大约IOA至IOOA的厚度。阻挡图案122可防止由于被 捕获到氮化物图案132的热电子而将空穴诱导到与填充介电层142相邻的有源区102和 104。为了实现这点，可由未掺杂的多晶硅或掺杂有具有与晶体管的沟道相同的导电类型的 杂质的多晶硅来制造阻挡图案122。例如，在将要形成PMOS晶体管的第二区20，阻挡图案 122可由掺杂有η型杂质的多晶硅制成。阻挡图案122也可以是包含诸如钨(W)、钛(Ti)、 钽(Ta)和铜(Cu)的金属材料的金属层。缓冲介电层152可设置在阻挡图案122的邻近栅极线160的最上表面处，从而防 止栅极线160的接触塞182和阻挡图案122之间的接触。缓冲介电层152可以是天然氧化 物层或热氧化物层。氮化物图案132可形成在阻挡图案122和填充介电层142之间，例如，氮化物图案 132可具有大约100A至300Α的厚度。氮化物图案132可防止氧化物图案112的厚度在有 源区102和104与填充介电层142之间增大，并可减少在沟槽103的内壁中由于填充沟槽 103的填充介电层142的体积膨胀而产生的应力填充介电层142可由高密度等离子体(HDP)氧化物、硼磷硅酸盐玻璃(BPSG)、未掺 杂硅酸盐玻璃(USG)或旋转涂布玻璃(SOG)形成。填充介电层142的上表面可与半导体基 底100的上表面共平面，或者可从半导体100的上表面突出栅极线160设置在半导体基底100上的形成有填充介电层142处，以与有源区102 和104相交。栅极线160可与有源区102和104成大约0°至90°的角栅极线160可包括栅极导电图案162、硬掩膜图案164和间隔件166。栅极介电图 案163可设置在栅极线160与有源区102和104之间。杂质掺杂区172可在栅极线160的 两侧设置在有源区102和104中，与杂质掺杂区172接触的接触基182可设置在栅极线之 间。在操作晶体管的过程中，当栅极和漏区之间产生大的电势差时，在与漏区相邻的 沟道中会产生热电子。热电子可被位于沟道区和填充介电层142之间的界面处的氮化物图 案132捕获。由于阻挡图案122置于有源区102和104与填充介电层142之间，所以阻挡 图案122可防止在有源区102和104中由氮化物图案132中捕获的热电子诱导空穴。
更具体地说，当阻挡图案122是多晶硅层时，在阻挡图案122中可由被捕获到氮化 物图案132的热电子诱导空穴。当阻挡图案122是金属层时，可防止由被捕获到氮化物图 案132的热电子产生的电场影响有源区102和104。换言之，阻挡图案122可防止由被捕获到位于有源区102和104与填充介电层142 之间的氮化物图案132中的热电子在有源区102和104中诱导空穴因此，根据本发明构思 的一个示例实施例的半导体器件由于不会在与填充介电层142相邻的沟道区中诱导空穴， 所以可防止PMOS晶体管的泄漏电流增大。另一方面，设置有NMOS晶体管的第一区10在没有阻挡图案122的情况下也不会 经受沟道长度的减小以及泄漏电流的增大，这是因为NMOS晶体管的多数载流子是电子参照图3和图4，将充分地描述根据本发明构思的另一示例实施例的半导体器件 图3是根据本发明构思的另一示例实施例的半导体器件的俯视图。图4是沿图3的线1-1’ 和11-11’截取的根据本发明构思的另一示例实施例的半导体器件的剖视图。关于另一示例实施例，将描述与第一个实施例的不同之处根据本发明构思的另一 示例实施例，第一区10和第二区20的器件隔离结构可基本相同。参照图3和图4，在第一区10和第二区20上，在沟槽103的内壁上顺序地设置氧 化物图案112、阻挡图案12 和122b以及氮化物图案132。氧化物图案112、阻挡图案12 和122b以及氮化物图案132可以沿着沟槽103的内壁共形地形成。阻挡图案122a、122b的上表面可从半导体基底100的上表面凹进预定的深度凹进 的深度(即，阻挡图案12 和122b的上表面与半导体基底100的上表面之间的距离)可 至少大于氧化物图案112的厚度。根据本发明构思的另一示例实施例，阻挡图案12 和122b可由未掺杂多晶硅层 或金属层形成。阻挡图案12h、122b可包括掺杂多晶硅，并且在这种情况下，第一区10的阻 挡图案12 和第二区20的阻挡图案122b可具有相反的导电类型。形成有NMOS晶体管的 第一区10的阻挡图案12 可与NMOS晶体管的沟道具有相同的导电类型。相反地，形成有 PMOS晶体管的第二区20的阻挡图案122b可与PMOS晶体管的沟道具有相同的导电类型。另外，缓冲介电层巧4可在沟槽103的上部设置在氧化物图案112和氮化物图案 132之间，即，设置在阻挡图案12 和122b的凹进部分处。结果，虽然阻挡图案12 和122b 由导电材料形成，但也可防止栅极线160和接触塞182与阻挡图案12 和122b接触。参照图5，将充分描述根据本发明构思的又一示例实施例的半导体器件。图5是 沿图3的线1-1’和11-11’截取的根据本发明构思的又一示例实施例的半导体器件的剖视 图。参照图5，阻挡图案12 和124b可设置在氧化物图案112和填充介电层142的侧 壁之间。阻挡图案12 和124b的上表面可比半导体基底100的上表面低。阻挡图案12 和124b的上表面与半导体基底100的上表面之间的距离可大于氧化物图案112的厚度阻 挡图案12 和124b可由未掺杂多晶硅层或金属层形成。氮化物图案132可在填充介电层142的底表面和沟槽103的底表面之间与氧化物 图案112接触。此外，氮化物图案132和氧化物图案112可在沟槽103的上表面上彼此接 触。因此，可防止阻挡图案12 和124b与栅极线160和接触塞182接触。参照图6，将充分描述根据本发明构思的再一示例实施例的半导体器件。图6是沿图3的线1-1’和11-11’截取的根据本发明构思的再一示例实施例的半导体器件的剖视图参照图6，阻挡图案12 和124b以及氮化物图案134可在沟槽103中凹进预定的 深度。换言之，阻挡图案12 和124b的上表面以及氮化物图案134的上表面可比半导体 基底100的上表面低，缓冲介电层156可设置在阻挡图案12 和124b以及氮化物图案134 上。换言之，缓冲介电层156可在沟槽103的上表面上设置在氧化物图案112和填充介电 层142之间。与图4相似，缓冲介电层156可防止接触塞182与阻挡图案12 和124b彼 此接触。此外，由于阻挡图案12 和124b形成在沟槽103的侧壁上，所以氧化物图案112 和氮化物图案134可在沟槽103的底表面上彼此直接接触。同时，在操作晶体管的过程中，由于栅极和漏区之间的大电势差导致的电场会集 中在漏区和沟道区之间的边界上。因此，热电子可被捕获在氮化物图案134的上部处的几 率高。相反，在再一示例实施例中，利用氮化物图案134的上部的凹进，氮化物图案134和 半导体基底100的上表面之间的距离变得更长。因此，可以减小热电子被捕获到氮化物图 案的可能性。即使热电子被捕获到凹进的氮化物图案134，阻挡图案12 和124b也可防止 在有源区102和104中诱导空穴。在下文中，参照图7A至图7G，将解释根据本发明构思的一个示例实施例的形成半 导体器件的方法。图7A至图7G顺序地示出了沿图1的线1_1’和II-II ’截取的形成根据本发明构 思的一个示例实施例的应用器件隔离结构的半导体器件的方法。参照图7Α，可以提供包括第一区10和第二区20的半导体基底100。可在半导体 基底100的第一区上形成NMOS晶体管，可在半导体基底100的第二区上形成PMOS晶体管。 可在第一区10处形成存储单元器件，可在第二区20处形成控制存储单元器件的外围电路。为了在半导体基底100上形成NMOS晶体管和PMOS晶体管，可按照区域在半导体 基底上形成η型阱或ρ型阱101。换言之，可在半导体基底100的将要形成PMOS晶体管的 第二区20处形成η型阱101。通过将半导体基底100图案化，可形成沟槽103来限定有源区102和104。根据沟 槽103的形成，有源区102和104的形状可按区域而不同或相同。可通过在半导体基底100上形成掩模图案(未示出)并利用掩模图案作为蚀刻掩 模将半导体基底100蚀刻至预定的深度来形成沟槽103。利用干蚀刻工艺，可将沟槽103形 成为使得下部的宽度小于上部的宽度。参照图7Β，可在沟槽103的内壁上形成厚度为大约1 OA至1 00Α的氧化物层100。 氧化物层110可在用于形成沟槽103的干蚀刻工艺过程中减轻硅侧壁上的缺陷或损坏。在形成氧化物层110之前，可去除用于形成沟槽103的掩模图案，在这种情况下， 可不仅在沟槽103的内壁上形成氧化物层110，而且可在半导体基底100的表面上形成氧化 物层110。相反，可在不去除用于形成沟槽103的掩模的情况下形成氧化物层110。可通过热氧化工艺的方式来形成氧化物层110。可在将沟槽103的内壁暴露到外 部的同时通过使用02的干氧化或使用Η20的湿氧化来执行热氧化工艺。可利用具有良好 的阶梯覆盖性质的层形成技术(例如化学气相沉积(CVD)或原子层沉积(ALD))来形成氧 化物层110。然后，可在第二区20上选择性地形成阻挡层120。阻挡层120可沿沟槽103的内壁在氧化物层110上共形地形成。可以以诸如CVD或ALD的沉积方法的方式形成阻挡层 120。阻挡层120可由未掺杂多晶硅或金属形成。阻挡层120可被形成为大约IOA至丨OOA
的厚度。可选地，当在第一区和第二区中形成阻挡层120之后，可通过去除第一区10中的 阻挡层120来使第一区10中的氧化物层110暴露。参照图7C，可在第一区10和第二区20中形成氮化物层130。氮化物层130可在 第一区10中形成在氧化物层110上并在第二区20中形成在阻挡层120上，氮化物层130 可沿沟槽103的侧壁轮廓共形地形成，并可以以大约IOOA至300A的厚度形成。可形成氮 化物层130来抑制在沉积介电层140以填充沟槽103的工艺过程中产生的应力、在热处理 过程中导致的热预算以及由于填充沟槽103的介电层140的体积膨胀而产生的应力。参照图7D，可在氮化物层上形成介电层140，以完全填充沟槽103。介电层140可被形成得厚至半导体基底100的上部，并填充沟槽103的内部。填 充沟槽103的介电层140可通过具有良好的阶梯覆盖性质的薄膜形成技术中的至少一种来 形成。例如，可以以诸如CVD、PVD或旋涂的沉积方法的方式来形成介电层140。介电层140可由具有优良的间隙填充性质的材料(例如，硼磷硅酸盐玻璃(BPSG) 层、高密度等离子体(HDP)氧化物层或未掺杂硅酸盐玻璃(USG)形成。在形成介电层140之后，可执行热处理工艺以使介电材料致密化(densify)。参照图7E，通过连续地使氧化物层110、阻挡层120、氮化物层130和介电层140平 坦化，可形成氧化物图案112、阻挡图案122、氮化物图案132和填充介电层142。更具体地说，可以通过化学机械抛光(CMP)工艺的方式使介电层140平坦化，直至 暴露氮化物层。可利用湿蚀刻工艺或干蚀刻工艺来使氮化物层130和阻挡层120平坦化，直至暴 露氧化物层110。例如，可通过使用H3P04溶液和HF溶液的湿蚀刻来去除有源区102和104 上的氮化物层。根据湿蚀刻工艺，氮化物图案132可具有在沟槽103内充满填充介电层142 和阻挡图案122之间的结构。 可通过使用四甲基氢氧化铵(TMAH)、KOH、NH4OH或者HNO3和HF的混合溶液的湿 蚀刻工艺来去除在有源区102和104处的阻挡图案122。可选地，可通过执行回蚀工艺来去 除在有源区102和104处的阻挡图案122。结果，阻挡图案122可被形成为围绕有源区102 和104，并具有充满沟槽103的结构此外，可在有源区102和104的表面去除氧化物层110， 从而在沟槽103中形成氧化物图案112。参照图7F，可在暴露的阻挡图案122的表面上形成缓冲介电层152。缓冲介电层 152可以是热氧化物层或在后续工艺过程中自然出现的天然氧化物因此，完成了在第一区 10和第二区20的沟槽103中的器件隔离结构。在形成器件隔离结构之后，可按区域执行离子注入工艺来形成晶体管的沟道。更 具体地说，可将ρ型杂质注入到将形成NMOS的第一区10的有源区102和104中，并且可将 η型杂质注入到将要形成PMOS的第二区20的有源区102和104中。同时，在用于在第二区20的有源区102和104中形成沟道的离子注入过程中，可 将η型杂质不仅注入到有源区102和104中，也注入到包含多晶硅的阻挡图案122中。因 此，阻挡图案122可由具有与第二区20中的有源区102和104相同的导电类型的杂质掺杂多晶硅形成。参照图7G，栅极线160可被形成为与有源区102和104相交。栅极线160可形成 在有源区102和104的表面上的栅极介电层161上。另外，形成在第二区20中的栅极线 160可利用缓冲介电层152与阻挡图案122绝缘。更具体地说，形成栅极线160的工艺可包括在栅极介电层161上形成栅极导电层 和硬掩膜；通过图案化形成栅极导电图案162和硬掩模图案164 ；在栅极导电图案162的两 侧壁上和硬掩膜图案164的两侧壁上形成间隔件166。栅极导电图案162可被形成为包括从由多晶硅层、金属层、金属氮化物层和金属 硅化物层组成的组中选择的至少一种。硬掩膜图案164和间隔件166可由氮化硅形成。在形成栅极线160之后，利用栅极线160作为离子注入掩模，可在有源区102和 104中在栅极线160的两侧上形成杂质掺杂区172。由于第一区10中的杂质掺杂区172被 形成为与第二区20中的杂质掺杂区172的导电类型不同，所以可以分别对第一区10和第 二区20执行形成杂质掺杂区172的工艺。返回参照图2，可形成接触塞182以与杂质掺杂区172接触。形成接触塞182的工 艺可包括形成覆盖栅极线160的层间介电层(未示出)并通过各向异性地蚀刻层间介电 层来形成暴露杂质掺杂区172的接触孔。当形成接触孔时，可通过干蚀刻工艺的方式来蚀 刻在杂质掺杂区172的表面上的栅极介电层161，从而获得栅极介电图案163。然后，利用 导电材料填充接触孔并使接触孔平坦化，以形成接触塞182。在下文中，参照图8A至图8F，将解释根据本发明构思的另一示例实施例的形成半 导体器件的方法。图8A至图8F是示出沿图3的线1-1’和11-11’截取的形成根据本发明 构思的另一示例实施例的半导体器件的方法。在此将不重复本示例实施例中的与前述示例实施例中示出的步骤基本相同的步 骤参照图8A，与如图7A所示的一样，可通过将半导体基底100图案化来形成沟槽 103。然后，与前述结合图7B至图7C的解释类似，可沿具有沟槽103的半导体基底100的表 面形成氧化物层110、阻挡层120和氮化物层130。与前述实施例不同，可将氧化物层110、 阻挡层120和氮化物层130形成为在第一区10和第二区20中相同。参照图8B，与如图7D所示的一样，可在氮化物层130上形成介电层140来填充沟 槽103。介电层140可由具有良好的间隙填充特性的介电材料形成。参照图8C，可通过使介电层140平坦化来形成填充介电层142。此外，通过顺序地 使氮化物层130、阻挡层120和氧化物层110平坦化，可在沟槽103中局部地形成氮化物图 案132、阻挡图案12 和122b以及氧化物图案112，结果，氧化物图案112、阻挡图案12 和122b、氮化物图案132以及填充个电层142可充满沟槽103，并且可暴露氧化物图案112 的上表面、阻挡图案12 和122b的上表面、氮化物图案132的上表面以及填充介电层142 的上表面。参照图8D，可使形成在沟槽103中的阻挡图案12 和122b的上部凹进。因此，氮 化物图案132的侧壁的一部分以及氧化物图案112的侧壁的一部分可在沟槽103的上部暴
Mo可在使阻挡图案12 和122b平坦化时利用蚀刻工艺对阻挡图案12 和122b过度蚀刻来完成使阻挡图案12 和122b凹进的工艺。可根据蚀刻工艺条件来控制阻挡图案 12 和122b的凹进的深度，会期望的是，凹进的深度大于氧化物图案112的厚度。由于阻 挡图案12 和122b趋于具有相对于氧化物图案112和氮化物图案132的蚀刻选择性，所 以可选择性地使阻挡图案12 和122b的上部凹进。在第一区10和第二区20中的凹进深 度可以彼此不同参照图8E，可形成充满凹进的阻挡图案12 和12 上部的缓冲介电层巧4可通 过使用诸如CVD或ALD的沉积方法沉积氧化物层来形成缓冲介电层154。可选地，可由在后 续工艺中形成的天然氧化物来形成缓冲介电层154。在沉积缓冲介电层IM的过程中，缓冲 介电层巧4不仅可形成在沟槽103的内部，也可形成在有源区102和104处。在这种情况 下，还可执行对缓冲介电层154的平坦化工艺。在形成缓冲介电层IM之后，可按区域执行离子注入工艺来形成晶体管的沟道。 更具体地说，可将P型杂质离子注入到将形成NMOS的第一区10的有源区102中，并且可将 η型杂质离子注入到将要形成PMOS的第二区20的有源区104中。在由多晶硅形成阻挡图 案12 和122b的情况下，可将杂质注入到阻挡图案12 和122b中。结果，可将ρ型杂质 注入到第一区10中的阻挡图案12 中，可将η型杂质掺杂到第二区20中的阻挡图案122b 中。参照图8F，与如图7G所示的一样，可形成与有源区102和104相交的栅极线160。 栅极线160可形成在有源区102和104的表面上形成的栅极介电层161上，可在栅极线160 的两侧形成杂质掺杂区172。返回参照图4，可形成接触塞182以与杂质掺杂区172接触为了形成接触塞182， 可形成层间介电层(未示出)，接触孔可形成在层间介电层中。可通过传统的光蚀刻工艺来 形成接触孔，当在杂质掺杂区172的上表面上蚀刻栅极介电层161时，可形成栅极介电层图 案163。由于阻挡图案12 和122b的上部凹进预定深度，所以可防止在形成接触孔的过程 中暴露阻挡图案12 和122b。然后，通过用导电材料填充接触孔并将接触孔平坦化，可形 成接触塞182。在下文中，参照图9A至图9E，将解释根据本发明构思又一示例实施例的形成半导 体器件的方法。图9A至图9E是示出沿图3的线1-1’和11-11’截取的形成根据本发明构 思的又一示例实施例的半导体器件的方法。在此将不重复本示例实施例中的与前述示例实施例中示出的步骤基本相同的步
马聚ο参照图9A，与如图7A所示的一样，可通过将半导体基底100图案化来形成沟槽 103。可通过热氧化或气相沉积法在沟槽103的内壁上形成氧化物层110。氧化物层可被形 成为大约IOA至IOOA的厚度，并可形成在半导体基底100的整个表面上。在形成氧化物层110之后，可在沟槽103的侧壁上局部地形成阻挡图案12 和 124b。阻挡图案12 和124b可由非掺杂多晶硅或金属形成。阻挡图案12 和124b可被 形成为大约IOA至IOOA的厚度。更具体地说，形成阻挡图案12 和124b的工艺可包括沿氧化物层110的表面共 形地形成阻挡层并回蚀这些阻挡层。由于可从有源区102和104与沟槽103的底部去除阻 挡层，所以可在沟槽103的侧壁上局部地形成阻挡图案12 和124b。在回蚀过程中，可在沟槽103的上部对阻挡图案12 和124b过度蚀刻。结果，阻挡图案12 和124b的上表 面可位于半导体基底100的上表面之下。此外，阻挡图案12 和124b可通过各向异性蚀 刻工艺而具有高跟鞋的角状(horn)形状。参照图9B，可在侧壁部分上形成有阻挡图案12 和124b的沟槽103上形成氮化 物层130。氮化物层130可沿获得的结构的表面共形地形成。换言之，氮化物层130可在沟 槽103的侧壁部分处与阻挡图案12 和124b接触，并在沟槽103的底部和上部与氧化物 层110接触。参照图9C，可在氮化物层上形成填充沟槽103的介电层140。与如图7D所示的一 样，介电层140可由具有优良的间隙填充性质的材料形成，并可被形成得厚至半导体基底 100的上部，同时填充沟槽103的内部。参照图9D，通过连续地使介电层140、氮化物层130和氧化物层110平坦化，可在 沟槽103中形成填充介电层142、氮化物图案132和氧化物图案112。由于阻挡图案12 和124b的上表面位于半导体基底100的上表面之下，所以阻挡图案12 和124b的上表面 不会由于平坦化工艺而暴露。在形成如上的器件隔离结构之后，可按区域执行离子注入工艺来形成晶体管的沟 道。更具体地说，可将P型杂质注入到将形成NMOS的第一区10的有源区102中，并且可将 η型杂质注入到将要形成PMOS的第二区20的有源区104中。由于在有源区102和104和填充介电层142之间的阻挡图案12 和124b的表面 没有在沟道离子注入工艺中暴露，所以阻挡图案12 和124b可保持为未掺杂多晶硅。参照图9E，与如图7G所示的一样，可将栅极线160形成为与有源区102和104相 交。栅极线160可形成在栅极介电层161上，并可形成在围绕有源区102和104的氮化物 图案132和填充介电层142上。即使在阻挡图案12 和124b由导电材料形成的情况下， 由于阻挡图案12 和124b的上表面比半导体基底100的上表面低，所以阻挡图案12 和 124b也不会与栅极导电图案162接触。然后，参照图5，可形成接触塞182以与杂质掺杂区172接触。形成接触塞182的 工艺可包括形成覆盖栅极线160的层间介电层(未示出)；通过各向异性地蚀刻层间介电 层来形成暴露杂质掺杂区172的接触孔；利用导电材料填充接触孔并使其平坦化。在形成 接触孔时，由于阻挡图案12 和124b的上表面与半导体基底100的上表面之间的距离比 氧化物图案112的厚度大，所以即使在围绕有源区102和104的氮化物图案132被蚀刻的 情况下，也可防止阻挡图案12 和124b被暴露。在下文中，参照图IOA至图10F，将解释根据本发明构思的再一示例实施例的形成 半导体器件的方法。图IOA至图IOF是示出沿图3的线1-1’和11-11’截取的形成根据本 发明构思的再一示例实施例的半导体器件的方法。参照图10A，与如图7A所示的一样，可通过将半导体基底100图案化来形成沟槽 103可利用热氧化或气相沉积法在沟槽103的内壁上形成氧化物层110氧化物层110可被 形成为大约ioA至iooA的厚度，并且氧化物层no可被形成在半导体基底loo的整个表面上。在形成氧化物层110之后，可在沟槽103的侧壁上局部地形成阻挡图案12 和 124b。更具体地说，在沿氧化物层110的表面共形地形成阻挡层之后，可对阻挡层进行回蚀。因此，可去除在沟槽103的底部上以及有源区102和104上的阻挡层，从而在沟槽103 的侧壁上局部地形成阻挡图案12 和124b。此外，在对阻挡层进行回蚀的过程中，由于对 阻挡层的过度蚀刻，所以阻挡图案12 和124b可覆盖沟槽103的侧壁的一部分。参照图10B，可在其侧壁上形成有阻挡图案12 和124b的沟槽103上形成氮化物 层130。氮化物层130可沿获得的结构的表面共形地形成。然后，与参照图9C和图9D所 示的一样，可将填充沟槽103的介电层沉积得厚并使其平坦化以在沟槽中形成填充介电层 142。参照图10C，可通过使氮化物层130平坦化来形成氮化物图案134。可通过使用 H3P04溶液和HF溶液的湿蚀刻来执行所述平坦化。在通过湿蚀刻工艺的方式使氮化物层 130平坦化的情况下，可去除沟槽中的氮化物层130的一部分。因此，可在阻挡图案IMa、 124b和填充介电层142的侧壁之间形成氮化物图案134，并且氮化物图案134可在上部具 有凹进的结构。换言之，阻挡图案IMa、124b和填充介电层142的侧壁的一部分可在沟槽 103的上部暴露。参照图10D，可使通过氮化物图案134的平坦化工艺被暴露的阻挡图案12 和 124b的上表面凹进。可通过湿蚀刻工艺或干蚀刻工艺使阻挡图案12 和124b凹进。凹进 的阻挡图案12 和124b的上表面可与氮化物图案134的上表面形成为基本相同的高度。由于氮化物图案134与阻挡图案12 和124b是凹进的，所以可暴露氧化物图案 112和填充介电层142的侧壁的在沟槽103的上部的部分。参照图10E，可形成填充沟槽103的使阻挡图案12 和124b的侧壁以及氮化物图 案134的侧壁被暴露的部分的缓冲介电层156。可通过利用诸如CVD或ALD的沉积方法沉 积氧化物图案112来形成缓冲介电层156。可选地，可通过在后续工艺中形成的天然氧化物 来形成缓冲介电层156。在沉积缓冲介电层156的过程中，缓冲介电层156可不仅沉积在沟 槽103内部，也沉积在有源区102和104处的氧化物图案112上。在这种情况下，还可执行 对缓冲介电层156的平坦化工艺。在形成缓冲介电层156之后，可按区域执行离子注入工艺来形成晶体管的沟道。 更具体地说，可将P型杂质注入到将形成NMOS的第一区10的有源区102中，并且可将η型 杂质注入到将要形成PMOS的第二区20的有源区104中由于在沟道离子注入工艺过程中没 有暴露有源区102和104与填充介电层142之间的阻挡图案12 和124b的表面，所以阻 挡图案12 和124b可保持为未掺杂多晶硅。参照图10F，与参照图7G所示的一样，栅极线160可被形成为与有源区102和104 相交。栅极线160可形成在栅极介电层161上以及围绕有源区102和104的填充介电层142 和氮化物图案132上。即使在阻挡图案12 和124b由导电材料形成的情况下，由于阻挡 图案12 和124b的上表面比半导体基底100的上表面低，所以阻挡图案12 和124b也 可不与栅极导电图案162接触。然后，参照图6，可形成接触塞182以与杂质掺杂区172接触。形成接触塞182的 工艺可包括形成覆盖栅极线160的层间介电层(未示出)；通过各向异性地蚀刻层间介电 层来形成暴露杂质掺杂区172的接触孔；利用导电材料填充接触孔并使其平坦化。在形成 接触孔时，可将栅极介电层161的在杂质掺杂区172上的部分蚀刻，以形成栅极介电图案 163。
阻挡图案lMa、124b的上表面和氮化物图案134的上表面与半导体基底100的上 表面之间的距离可大于栅极介电层161的厚度。因此，在形成接触孔时，即使围绕有源区 102和104的氮化物图案134被蚀刻，也可防止阻挡图案12 和124b被暴露。根据本发明构思的一个示例实施例的半导体器件，阻挡图案可防止由被捕获到氮 化物图案的热电子在有源区中诱导空穴。换言之，在操作PMOS晶体管的过程中，不会由于 被捕获到氮化物图案的热电子而在沟道区和器件隔离层之间的界面处诱导空穴，因此，可 减少PMOS晶体管的泄漏电流。因此，可防止晶体管的特性的劣化。虽然已经参照附图示出了本发明构思的一些实施例，但是本领域技术人员应该理 解，在不修改本发明构思的技术构思或必要特征的情况下，本发明构思可具有各种不同的 组合和/或修改。因此，前述公开是说明性的，而不意图以任何方式限制本发明的构思。
权利要求
1.一种具有器件隔离结构的半导体器件，所述半导体器件包括 沟槽，形成在半导体基底中，以限定有源区；填充介电层，设置在沟槽中； 氧化物层，设置在填充介电层和沟槽之间； 氮化物层，设置在氧化物层和填充介电层之间； 阻挡层，设置在氧化物层和氮化物层之间。
2.如权利要求1所述的半导体器件，其中，阻挡层包括未掺杂多晶硅、掺杂多晶硅和金 属中的一种。
3.如权利要求1所述的半导体器件，其中，阻挡层的厚度小于氮化物层的厚度。
4.如权利要求1所述的半导体器件，其中，阻挡层共形地设置在沟槽的侧壁部分和底 部上。
5.如权利要求1所述的半导体器件，其中，阻挡层设置在沟槽的侧壁部分上，氮化物层 与氧化物层在沟槽的底部直接接触。
6.如权利要求1所述的半导体器件，其中，氮化物层和氧化物层在沟槽的上部接触
7.如权利要求1所述的半导体器件，所述半导体器件还包括 缓冲介电层，在沟槽的上部覆盖阻挡层的上表面。
8.如权利要求7所述的半导体器件，其中，缓冲介电层设置在氧化物层和氮化物层之间
9.如权利要求7所述的半导体器件，其中，缓冲介电层设置在氧化物层和填充绝缘层 之间。
10.如权利要求1所述的半导体器件，其中，阻挡层的最上面的表面和半导体基底的上 表面之间的距离大于氧化物层的厚度。
全文摘要
本发明公开了一种具有器件隔离结构的半导体器件。示例半导体器件包括沟槽，形成在半导体基底中，以限定有源区；填充介电层，设置在沟槽中；氧化物层，设置在填充介电层和沟槽之间；氮化物层，设置在氧化物层和填充介电层之间；阻挡层，设置在氧化物层和氮化物层之间。
文档编号H01L21/762GK102074573SQ20101054131
公开日2011年5月25日 申请日期2010年11月12日 优先权日2009年11月12日
发明者山田悟, 崔荣振, 韩昇煜 申请人:三星电子株式会社