集成电路、电容器及其形成方法

文档序号:6956389阅读:154来源:国知局
专利名称:集成电路、电容器及其形成方法
技术领域
本发明涉及集成电路、电容器及其形成方法,尤其涉及垂直型金属-绝缘物-金属 (metal-insulator-metal, MIM)电容器。
背景技术
于集成电路中已广泛地应用了电容器(capacitor)。电容器的电容量正比于电容 器区域与绝缘层的介电常数(dielectric constant, k)与反比于绝缘层的厚度。因此,为 了增加电容量,需较佳地增加电容器区域与介电常数,以及降低绝缘层的厚度。关于增加区域的问题之一在于需要较大的晶片区域。位于集成电路内的公知金 属-绝缘物-金属(MIM)电容器具有多样的水平梳状结构。这些水平结构的电阻值与金属 层间膜层(inter-metal layer)的厚度有关。然而,金属层间膜层的厚度非常不容易控制。 如此于生产过程中导致了 MIM电容器电阻量相对于目标值的高度差异。因此,便需要关于 适用于MIM电容器的新颖的制造方法与结构。

发明内容
为了解决现有技术的问题,依据一实施例,本发明提供了一种电容器,包括一第一电极,包括一底导电平面以及多个第一垂直导电结构,该底导电平面位于 一基板之上;一第二电极,包括一顶导电平面以及多个第二垂直导电结构;以及一绝缘结 构,位于该第一电极与该第二电极之间,其中所述多个第一垂直导电结构与所述多个第二 垂直导电结构相互交错。依据一实施例,本发明提供了一种电容器的形成方法,包括形成该电容器的一第一电极于一基板之上,其中该第一电极包括一底导电平面以 及位于该底导电平面上的多个第一垂直导电构件;形成一绝缘结构于该第一电极之上;以 及形成该电容器的一第二电极于该绝缘结构之上,其中该第二电极包括一顶导电平面以及 位于该顶导电平面下的多个第二垂直导电构件,而所述多个第一垂直导电结构与所述多个 第二垂直导电结构相互交错。依据一实施例,本发明提供了一种集成电路,包括一基板;多个金属层;多个金属层间介电层;以及一电容器。上述电容器包括一 第一电极,包括一底导电平面以及多个第一垂直导电结构,其中该底导电平面设置于该基 板之上且位于所述多个金属层内的一第一金属层中;一第二电极,包括一顶导电平面以及 多个第二垂直导电结构,其中该顶导电平面为所述多个金属层内的一第二金属层,且所述 多个第一垂直导电结构与所述多个第二垂直导电结构相互地交错设置;以及一绝缘结构, 设置于该第一电极与该第二电极之间,其中该绝缘结构包括所述多个金属层间介电层的部 分,所述多个第一垂直导电结构包括位于该第一金属层与该第二金属层间的所述多个金属 层的第一部分,而所述多个第二垂直导电结构包括位于该第一金属层与该第二金属层间的 所述多个金属层的第二部分。
本发明提供了较高的电容密度。为让本发明的上述目的、特征及优点能更明显易懂,下文特举一优选实施例,并配 合所附的附图,作详细说明如下


图1显示了依据本发明一或多个实施例的一集成电路内的一垂直型电容器;图2显示了依据本发明一或多个实施例的一垂直型电容器的制造方法的示范流 程图。其中,附图标记说明如下100 集成电路;102 电容器;104 基板;106 第一电极;108 底导电平面;110 第一垂直导电结构;112 第二电极;114 顶导电平面;116 第二垂直导电结构;118 绝缘结构;120 介层物层;122 金属层;202、204、206 步骤。
具体实施例方式本发明提供了适用于集成电路电容器的一种结构与方法。图1显示了依据一或多 个实施例的位于一集成电路内的一垂直型电容器。于图1中,显示了位于集成电路100内 的一基板104之上的一电容器102。电容器102包括了一第一电极106。而第一电极106 包括了一底导电平面108与数个第一垂直导电结构110。底导电平面108设置于基板104 之上。电容器102也包括了一第二电极112。而第二电极112包括了一顶导电平面114以 及数个第二垂直导电结构116。电容器102包括了位于第一电极106与第二电极112间的 一绝缘结构118。而这些第一垂直导电结构110与第二垂直导电结构116则相互交错。集成电路110可包括形成于基板104之上如晶体管(未显示)的有源装置与其他 装置。集成电路100可包括多个金属化膜层,例如M1至Mx,其中M1为底金属化膜层,而Mx可 为顶金属化膜层。其中χ代表大于1的任一整数。底导电平面108及/或顶导电平面114 可形成于通常用于形成集成电路的内连接构的一金属化膜层之内。于一实施例中,电容器 102可自金属化膜层M1延伸至金属化膜层Mx。底导电平面108可位于底金属化膜层M1内, 而顶导电平面114可位于顶金属化膜层Mx内。于此实施例中,由于电容器102可与组成集 成电路100的其他构件同时制作形成,因此其制作成本相对为低的。然而,值得注意的是, 电容器102的底导电平面108与顶导电平面114可位于任一的金属化膜层内或位于其他的适当膜层内。此外,底导电平面108与顶导电平面114可包括金属以外的其他适当导电材 料。第一垂直导电结构110可包括通过介层物层120而连接的多于一个的金属层122。 每一金属层122形成于共用为组成集成电路内的内连结构的一金属化膜层内。金属层122 与介层物层120交替地设置。第二垂直导电结构116也包括相互且交替地设置的多个金属 层122与介层物层120。如金属层122的金属构件可包括铜、铜合金、或任何其他适当材料。金属构件可使 用镶嵌工艺而形成。镶嵌工艺包括了沉积介电层、蚀刻介电层以形成开口或沟槽、于开口或 沟槽内填入金属化材料与施行一化学机械研磨以移除过量材料。开口或沟槽的形成则与蚀 刻工艺有关。更特别地,可使用一双镶嵌工艺。于一双镶嵌结构中,仅使用一金属沉积步骤以同 时形成位于沟槽内的主要金属导线以及位于介层洞(vias)内的金属。因此,沟槽与介层洞 可形成于单一介电层内。沟槽与介层洞可采用两次的光刻步骤而定义形成。沟槽通常蚀刻 至约为4000-5000埃的一深度,而介层洞则通常为5000-7000埃深。于介层洞与沟槽的凹 口经蚀刻形成之后,于同一金属沉积步骤中填入沟槽并也填入介层洞。于填入沟槽与介层 洞之后,借由一化学机械研磨步骤移除沉积至沟槽以外的过量金属,因而便形成了具有金 属内连物的平坦化结构。绝缘结构118可包括数个金属层间介电层。于一实施例中,当金属层122与介层 物层120形成后,可沉积多重金属层间介电层并蚀刻形成了绝缘结构118。于另一实施例 中,可增加于绝缘结构118内的介电材料的k值。于一实施例中,可针对位于电容器112内 的绝缘结构118的介电材料施行氮化程序以增加其k值。如此,位于电容器102内的介电 材料的k值可大于电容器102外的介电材料的k值。电容器102之外,介电材料可具有一 低的k值,例如少于约3. 9,或于其他实施例中甚至少于约2. 5。于其他实施例中,位于电容器102内的介电材料的k值可借由OH端的形成而增 加,其可借由于一含H2O环境中(如湿气)处理集成电路结构100。此处理较佳地为一等离 子体处理或一热处理。或者,可施行一硅甲烷处理。于其他实施例中,电容器102内介电材 料的k值的增加可借由注入如氮、碳、氧、及相似物的元素而达成。于不同实施例中,位于电 容器102内最后得到的介电材料的k值可增加至大于约2. 0的一数值。于不同实施例中,第一垂直导电结构110与第二垂直导电结构116可具有一正方 形、一长方形、一圆形、一椭圆形、一其他形状的剖面,或上述形状剖面的结合。第一垂直导 电结构110可均勻地分布于底导电平面108之上。第二垂直导电结构116可均勻地分布于 顶导电平面114之下。此外,第一垂直导电结构110可依照一正方形格状图样而分布于底 导电平面108之上。而第二垂直导电结构116可依照一正方形格状图样分布于顶导电平面 114之下。图2显示了依据本发明一或多个实施例内关于位于集成电路内的电容的一制造 方法的示范流程图。形成电容器102的一示范方法包括了形成电容器102的第一电极106 于基板104之上,如图2内步骤S202所示。第一电极106包括了底导电平面108以及位于 底导电平面108上的数个第一垂直导电结构110。于步骤S204中,于第一电极106上形成 绝缘结构118。于步骤S206中,于绝缘结构118之上形成电容器102的第二电极112。第二电极112包括了顶导电平面114与位于顶导电平面114之下数个第二垂直导电结构116。 第一垂直导电结构110与第二垂直导电结构116相互地交错。形成第一电极106的步骤S202可包括形成底导电平面108于基板104之上。至 少一第一开口可形成于绝缘结构118的一第一介电层之内。于至少一开口内沉积一第一金 属层以形成这些第一垂直导电结构106的至少 一部。此外,可针对第一金属层施行一化学 机械平坦程序。形成第二电极112的步骤S206则可包括形成至少一第二开口于绝缘结构118的 一第二介电层内。于至少一第二开口内沉积一第二金属层以形成这些第二垂直导电结构 116的至少一部。顶导电平面可形成于这些第二垂直导电结构116之上。此外,可针对第二 金属层施行一化学机械研磨。此外,可设置一第三介电层于第一介电层与第二介电层之间。可于第三介电层内 形成至少一第三开口。于至少一第三开口内沉积一第三金属层以形成这些第一垂直导电结 构110与这些第二垂直导电结构116的至少一部。此外,可针对第三金属层施行一化学机 械研磨程序。不同实施例可包括不同的优点,其包括了(1)随着集成电路的缩减趋势可得到较 高的电容密度、(2)相较于公知电容器制作中所用的一膜层厚度控制,由于较佳的光刻工 艺控制而达成较少的工艺差异、(3)相较于公知电容器的复杂绕线(wiring)情形,于电容 器102内的第一电极106与第二电极112间的内连绕线(interconnect routing)较为容 易,及/或(4)较容易适应技术节点缩减,其因为水平尺寸通常随着技术节点世代而缩减而 垂直尺寸则并不会随之缩减。基于相似的原因,电容器102的射频塑造(radio frequency modeling)也为简单。本发明虽包括了上述实施情形,本领域普通技术人员可以理解的是, 本发明也可能具有上述实施情形以外的变化的实施情形。虽然本发明已以优选实施例揭示如上,然其并非用以限定本发明,任何本领域普 通技术人员,在不脱离本发明的精神和范围内,当可作更动与润饰,因此本发明的保护范围 当视所附的权利要求所界定的范围为准。
权利要求
1.一种电容器,包括一第一电极,包括一底导电平面以及多个第一垂直导电结构,该底导电平面位于一基 板之上;一第二电极,包括一顶导电平面以及多个第二垂直导电结构;以及 一绝缘结构,位于该第一电极与该第二电极之间,其中所述多个第一垂直导电结构与 所述多个第二垂直导电结构相互交错。
2.如权利要求1所述的电容器,其中所述多个第一垂直导电结构包括相互交替的多个 第一金属层与多个第一介层物层,而所述多个第二垂直导电结构包括相互交替的多个第二 金属层与多个第二介层物层,而所述多个第一垂直导电结构依照一正方形格状图样分布于 该底导电平面之上,而所述多个第二垂直导电结构依照一正方形格状图样分布于该顶导电 平面之下。
3.一种电容器的形成方法,包括形成该电容器的一第一电极于一基板之上,其中该第一电极包括一底导电平面以及位 于该底导电平面上的多个第一垂直导电构件; 形成一绝缘结构于该第一电极之上;以及形成该电容器的一第二电极于该绝缘结构之上,其中该第二电极包括一顶导电平面以 及位于该顶导电平面下的多个第二垂直导电构件,而所述多个第一垂直导电结构与所述多 个第二垂直导电结构相互交错。
4.如权利要求3所述的电容器的形成方法,其中形成该第一电极包括 形成该底导电平面于该基板之上;形成至少一第一开口于该绝缘结构的一第一介电层之内;以及 沉积一第一金属层于该至少一开口内以形成所述多个第一垂直导电结构的至少一部。
5.如权利要求4所述的电容器的形成方法,其中形成该第二电极包括 形成至少一第二开口于该绝缘结构的一第二介电层内;沉积一第二金属层于该至少一第二开口内以形成所述多个第二垂直导电结构的至少 一部;以及形成该顶导电平面于所述多个第二垂直导电结构之上。
6.如权利要求5所述的电容器的形成方法,还包括 沉积一第三介电层于该第一介电层与该第二介电层之间; 形成至少一第三开口于该第三介电层内;以及沉积一第三金属层于该至少一第三开口内以形成所述多个第一垂直导电结构与所述 多个第二垂直导电结构的至少一部。
7.如权利要求3所述的电容器的形成方法,其中所述多个第一垂直导电结构依照一正 方形格状图样而分布于该底导电平面之上,而所述多个第二垂直导电结构依照一正方形格 状图样而分布于该顶导电平面之下。
8.一种集成电路,包括 一基板;多个金属层;多个金属层间介电层;以及一电容器,包括一第一电极,包括一底导电平面以及多个第一垂直导电结构,其中该底导电平面设置 于该基板之上且位于所述多个金属层内的一第一金属层中;一第二电极,包括一顶导电平面以及多个第二垂直导电结构,其中该顶导电平面为所 述多个金属层内的一第二金属层,且所述多个第一垂直导电结构与所述多个第二垂直导电 结构相互地交错设置;以及一绝缘结构,设置于该第一电极与该第二电极之间,其中该绝缘结构包括所述多个金 属层间介电层的部分,所述多个第一垂直导电结构包括位于该第一金属层与该第二金属层 间的所述多个金属层的第一部分,而所述多个第二垂直导电结构包括位于该第一金属层与 该第二金属层间的所述多个金属层的第二部分。
9.如权利要求8所述的集成电路,其中所述多个第一垂直导电结构包括所述多个金属 层的该第一部分与其交替设置的多个第一介层物,而所述多个第二垂直导电结构包括所述 多个金属层的该第二部分与其交替设置的多个第二介层物。
10.如权利要求8所述的集成电路,其中所述多个第一垂直导电结构依照一正方形格 状图样分布于该底导电平面之上,而所述多个第二垂直导电结构依照一正方形格状图样分 布于该顶导电平面之下。
全文摘要
一种集成电路、电容器及其形成方法,该电容器包括一第一电极,包括一底导电平面以及多个第一垂直导电结构,该底导电平面位于一基板之上;一第二电极,包括一顶导电平面以及多个第二垂直导电结构;以及一绝缘结构,位于该第一电极与该第二电极之间,其中所述多个第一垂直导电结构与所述多个第二垂直导电结构相互交错。本发明提供了较高的电容密度。
文档编号H01L23/522GK102097495SQ201010546188
公开日2011年6月15日 申请日期2010年11月10日 优先权日2009年11月10日
发明者卢泽华, 周淳朴, 郭芳名, 陈和祥 申请人:台湾积体电路制造股份有限公司
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