专利名称：一种半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的半导体器件及其制造方法。
背景技术：
以“高k栅介质/金属栅”技术为核心的CMOS器件栅工程研究是22纳米及以下技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。目前， 针对高k栅介质/金属栅技术的研究可大概分为两个方向，即前栅工艺和栅极替代工艺，前栅工艺的栅极的形成在源、漏极生成之前，栅极替代工艺的栅极的形成则在源、漏极生成之后，此工艺中栅极不需要承受很高的退火温度。针对后栅技术，一个非常重要的工艺是栅槽内的高k栅介质和金属栅材料填充。 随着MOS器件特征尺寸的不断减小，尤其是进入到22nm及以下技术节点后，MOS器件的物理栅长已经降低到30nm以下，同时为了降低栅电阻，栅的高度栅也要保持在一定水平(如 30nm左右)。在这样高宽比大于一的具有纳米尺度的栅槽内进行多种材料的填充具有很大难度，一个典型的难点就是栅槽内金属栅层和高k栅介质层的均勻性问题和填充金属内的空洞问题。填充金属内空洞的出现主要是由于薄膜沉积过程中固有的保型性Gtep Coverage)问题造成的，虽然我们可以通过优化沉积方法和改善沉积条件来提高保型性，但从窄沟槽填充能力的角度来看，优化栅结构、降低栅槽的高宽比应该是更有效的解决方法。因此，需要提出一种能够既能降低栅槽的高宽比又能保证足够低的栅电阻的栅极替代工艺的半导体器件及其制造方法。
发明内容
鉴于上述问题，本发明提供了一种制造半导体器件的方法，所述方法包括A、提供半导体衬底；B、在所述衬底上形成伪栅极区、在所述栅极区的侧壁上形成侧墙以及在伪栅极区两侧的半导体衬底内形成源漏区，所述伪栅极区包括界面层和伪栅电极；C、对所述器件进行平坦化并以源漏区上的介质帽层为停止层；D、对所述器件进行平坦化，直至暴露介质帽层；E、进一步去除所述伪栅电极以暴露所述界面层；F、在所述界面层上形成替代栅极区；G、对所述器件进行后续加工。本发明还提供了由以上方法制造的器件，所述器件包括半导体衬底；形成于所述半导体衬底上的界面层以及形成于所述界面层侧壁的第一侧墙；形成于所述界面层两侧的半导体衬底内的源漏区；形成于所述源漏区上的介质帽层，所述介质帽层与所述第一侧墙具有相同的高度；形成于所述界面层上的栅极区，所述栅极区包括栅介质层及其上的栅电极。通过采用本发明的方法，以介质帽层的厚度控制栅槽的厚度，并进一步根据需要形成所需厚度和宽度的替代栅极，由于介质帽层的厚度远小于替代栅极的厚度，这样既降低栅槽的高宽比，又能保证足够低的栅电阻，还保持了后栅工艺原有的优点。
图1示出了根据本发明的实施例的半导体器件的制造方法的流程图；图2-17示出了根据本发明实施例的半导体器件各个制造阶段的示意图。
具体实施例方式本发明通常涉及一种半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。参考图1，图1示出了根据本发明实施例的半导体器件的制造方法的流程图。在步骤S01，提供半导体衬底。参考图2，在此实施例中，半导体衬底200具有第一区域201和第二区域202，所述第一区域201与第二区域202由隔离区204相互隔离，所述第一区域201 与第二区域202由隔离区208相互隔离，衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP, SiC或金刚石等。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。隔离区204可以包括二氧化硅或其他可以分开器件的有源区的材料。在步骤S02，在所述衬底上形成伪栅极区、在所述栅极区的侧壁上形成侧墙以及在伪栅极区两侧的半导体衬底内形成源漏区，所述伪栅极区包括界面层和伪栅电极。可以利用常规的工艺步骤、材料以及设备来形成该步骤的结构。在一个实施例中，参考图2-图5，具体来说，首先，在衬底200上依次形成界面层205和伪栅电极206，参考图2，界面层205可以包括Si02、SiONx, HfSOx等，厚度可以为 0. 3-lnm,伪栅电极206可以包括非晶硅或多晶硅，厚度可以为10-60nm。而后，在所述伪栅电极206上形成硬掩膜208，在本实施例中，通过依次沉积SiO2 的第一硬掩膜208-1、Si3N4的第二硬掩膜208-2和SW2的第三硬掩膜208-3来形成，参考图3，SiO2的硬掩膜208-1、208-3厚度依次可以为5-30nm，Si3N4的第二硬掩膜208-2的厚度可以为10-70nm，所述硬掩膜还可以是其他材料形成的其他的结构，此处仅为示例，不限于此。而后，进行图形化，参考图4，可以利用干法或湿法刻蚀技术刻蚀所述界面层205、 伪栅电极206和硬掩膜208的堆叠，并进行清洗，在第一区域201和第二区域202上形成了如图4的结构，其中第三硬掩膜208-3在刻蚀及后续清洗中被除去了。而后，在所述界面层205、伪栅电极206及硬掩膜208_1、208_2的堆叠的侧壁上形成侧墙210，参考图5，在一个实施例中，侧墙210为三层结构，通过沉积、刻蚀依次形成第一侧墙210-1为Si3N4、第二侧墙210-2为SiR和第三侧墙210-3为Si3N4，厚度依次为5_15nm、 2-lOnm、10-40nm,所述侧墙还可以为包括其他材料的其他结构，此处仅仅是作为示例，不局
限于此。而后，可以通过根据期望的晶体管结构，注入ρ型或η型掺杂物或杂质到第一区域 201和第二区域202的衬底200中而形成源漏区212、214，参考图5所示，源漏区212、214 可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。此外，可选地，在形成第一侧墙210-1后，可以形成源漏延伸区。优选地，在形成源漏区212、214后，还可以通过自对准金属硅化的方法，在源漏区上形成金属硅化物215，以减小接触电阻。在步骤S03，在所述伪栅极区以及源漏区上形成介质帽层。参考图6，在所述器件结构上沉积介质帽层216，所述介质帽层216可以包括Si3N4、SiO2或低k材料，可以通过包括原子沉积方法、等离子增强化学气象沉积(PECVD)或其他方法来形成，所述介质帽层216 的厚度为5-60nm，介质帽层的厚度高于界面层。本发明通过介质帽层的厚度来控制随后工艺中栅槽的高度(后栅工艺中，去除伪栅极形成的沟槽)。优选地，为了防止后续工艺中，平坦化时对小尺寸栅结构的不利影响，参考图7，可以在上述器件上进一步沉积介质层218，所述介质层218具有与介质帽层216不同的材料， 以在后续平坦化工艺时，停止在介质帽层216上。在步骤S04，对所述器件进行平坦化并以源漏区上的介质帽层为停止层。可以离用 CMP(化学机械平坦化)的方法，对图6或图7中所示的器件进行平坦化，并以源漏区212、 214上的介质帽层216为停止层，参考图8。 在步骤S05，进一步去除所述伪栅电极以暴露所述界面层。参考图9，可以通过RIE 的方法，将剩余的伪栅电极206去除，直至暴露所述界面层205，形成栅槽220，可见，所述栅槽220的高度由介质帽层216的厚度来决定，由于介质帽层的厚度远小于替代栅极的厚度， 这样既降低栅槽的高宽比，这样在进一步形成替代栅极时，提高了窄沟槽填充能力。此外， 优选地，可以进一步利用湿法刻蚀将界面层205去除，并重新形成界面层205，以提高界面层的质量。在步骤S06，形成替代栅极区，替代栅极区包括栅介质层和栅电极。可以在栅槽的宽度范围内形成栅电极，也可以在栅槽内及栅槽之外形成栅电极，来减小栅电阻。具体步骤包括首先，如图10和11所示，在所述器件上依次沉积栅介质层222和栅电极，所述栅介质层222可以包括但不限于高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)，厚度为0. 8-4nm,高k介质材料的例子包括例如铪基材料，如Hf02、HfSiO、HfSiON、 HfTaO, HfTiO, Hf7r0，其组合和/或者其它适当的材料，所述栅电极可以是一层或多层结构，第一区域和第二区域的栅电极可以采用相同或不同的材料，在图示实施例中，所述栅电极为两层结构，第一区域和第二区域的栅电极不同的材料(η型和P型金属材料)，可以通过在器件上沉积第一金属栅224，例如TiAIN，厚度为1-lOnm，而后去除第二区域202上的第一金属栅224，而后再沉积另一金属栅225，例如TiN，厚度为Ι-lOnm，并去除第一区域201 上的金属栅225，从而在第一区域201和第二区域202上分别形成不同材料的第一金属栅 224,225,而后在所述器件上进一步沉积第二金属栅226，参考图11，所述第二金属栅2 可以包括低电阻的金属材料，例如Al、Ti、TiAlx和W等。而后，利用CMP对第二金属栅226 平坦化，如图12所示。而后进行图形化，在一个实施例中，仅对栅电极图形化，图形化时可以根据需要去除栅电极，从而形成具有不同宽度的栅电极的替代栅，参考图13，所述栅电极 224和226的宽度大于栅槽的宽度(即界面层205的宽度)，这样使替代栅具有更小的栅电阻，参考图17，还可以形成所述栅电极2M和2 的宽度与栅槽的宽度相同的替代栅。在另外的实施例中，可以进一步对栅介质层222进行图形化，参考图16。而后，根据需要对所述器件进行后续加工。例如，在所述替代栅极区的侧壁形成替代侧墙228，并覆覆盖所述器件形成层间介质层230，参考图14所示，以及在所述源漏区上形成接触塞232，参考图15-17。以上对本发明实施例的半导体器件的制造方法进行了详细的描述，此外，根据上述方法，本发明还提出了一种根据上述方法形成半导体器件，参考图15-17，所述器件包括 半导体衬底200 ；形成于所述半导体衬底200上的界面层202以及形成于所述界面层205侧壁的第一侧墙210 ；形成于所述界面层205两侧的半导体衬底内的源漏区212、214 ；形成于所述源漏区上的介质帽层216，所述介质帽层216与所述第一侧墙210具有相同的高度；形成于所述界面层205上的栅极区，所述栅极区包括栅介质层222及其上的栅电极。所述第一侧墙的厚度可以高于所述界面层的厚度。所述介质帽层的厚度为5-60nm。根据需要，所述栅极区的宽度可以大于或者等于界面层的宽度，在栅极区的宽度大于界面层的宽度时， 还进一步包括形成于所述第一侧墙内壁及部分第一侧墙上的栅介质层，及栅介质层上的栅极区，或者形成于所述第一侧墙内壁、第一侧墙上以及介质帽层上的栅介质层，以及位于所述第一侧墙内壁及部分第一侧墙上的栅介质层之上的栅极区。所述栅介质层包括高k介质材料，所述栅电极包括η型或ρ型金属栅。以上对使用介质帽层控制栅槽高度的基于后栅工艺的半导体器件及其形成方法进行了详细的描述，本发明通过介质帽层的厚度控制栅槽的厚度，并进一步根据需要形成所需厚度和宽度的替代栅极，由于介质帽层的厚度远小于替代栅极的厚度，这样既降低栅槽的高宽比，提高了窄沟槽填充能力，又能保证足够低的栅电阻，还保持了后栅工艺原有的优点。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种制造半导体器件的方法，所述方法包括A、提供半导体衬底；B、在所述衬底上形成伪栅极区、在所述栅极区的侧壁上形成侧墙以及在伪栅极区两侧的半导体衬底内形成源漏区，所述伪栅极区包括界面层和伪栅电极；C、在所述伪栅极区以及源漏区上形成介质帽层；D、对所述器件进行平坦化并以源漏区上的介质帽层为停止层；E、进一步去除所述伪栅电极以暴露所述界面层；F、在所述界面层上形成替代栅极区；G、对所述器件进行后续加工。
2.根据权利要求1所述的方法，其中所述步骤F包括在所述器件上依次沉积栅介质层和栅电极；图形化所述栅电极，以形成替代栅极区，其中所述栅电极的宽度大于或等于所述界面层的宽度。
3.根据权利要求1所述的方法，其中所述步骤F包括在所述器件上依次沉积栅介质层和栅电极；图形化所述栅电极及栅介质层，以形成替代栅极区，其中所述栅电极的宽度大于所述界面层的宽度。
4.根据权利要求1所述的方法，其中在所述步骤C和D之间还包括覆盖所述器件以形成介质层，所述介质层具有与介质帽层不同的材料。
5.根据权利要求1所述的方法，其中所述步骤E和F之间还包括去除所述界面层，并重新形成所述界面层。
6.根据权利要求1所述的方法，其中所述介质帽层的厚度大于所述界面层的厚度。
7.根据权利要求1-5中任一项所述的方法，其中所述介质帽层的厚度为5-60nm。
8.根据权利要求1-5中任一项所述的方法，其中所述栅介质层包括高k介质材料，所述栅电极包括η型或ρ型金属栅。
9.根据权利要求1所述的方法，其中所述步骤G包括在所述替代栅极区的侧壁形成替代侧墙，以及覆盖所述器件形成层间介质层，以及在所述源漏区上形成接触塞。
10.一种半导体器件，所述器件包括半导体衬底；形成于所述半导体衬底上的界面层以及形成于所述界面层侧壁的第一侧墙；形成于所述界面层两侧的半导体衬底内的源漏区；形成于所述源漏区上的介质帽层，所述介质帽层与所述第一侧墙具有相同的高度；形成于所述界面层上的栅极区，所述栅极区包括栅介质层及其上的栅电极。
11.根据权利要求10所述的器件，其中所述第一侧墙的厚度高于所述界面层的厚度。
12.根据权利要求11所述的器件，还包括形成于所述第一侧墙内壁及部分第一侧墙上的栅介质层，及栅介质层上的栅极区。
13.根据权利要求11所述的器件，还包括形成于所述第一侧墙内壁、第一侧墙上以及介质帽层上的栅介质层，以及位于所述第一侧墙内壁及部分第一侧墙上的栅介质层之上的栅极区。
14.根据权利要求10-13中任一项所述的器件，其中所述介质帽层的厚度为5-60nm。
15.根据权利要求10-13中任一项所述的器件，还包括形成于所述栅极区侧壁的第二侧墙以及覆盖所述器件的层间介质层。
16.根据权利要求10-13中任一项所述的器件，其中所述栅介质层包括高k介质材料， 所述栅电极包括η型或ρ型金属栅。
全文摘要
一种半导体器件及其制造方法，所述方法包括提供半导体衬底；在所述衬底上形成伪栅极区、在所述栅极区的侧壁上形成侧墙以及在伪栅极区两侧的半导体衬底内形成源漏区，所述伪栅极区包括界面层和伪栅电极；在所述伪栅极区以及源漏区上形成介质帽层；对所述器件进行平坦化并以源漏区上的介质帽层为停止层；进一步去除所述伪栅电极以暴露所述界面层；在所述界面层上形成替代栅极区。以介质帽层的厚度控制栅槽的厚度，并进一步根据需要形成所需厚度和宽度的替代栅极，这样既降低栅槽的高宽比，又能保证足够低的栅电阻。
文档编号H01L21/283GK102569076SQ20101058924
公开日2012年7月11日 申请日期2010年12月8日 优先权日2010年12月8日
发明者王文武, 赵超, 陈大鹏, 韩锴 申请人:中国科学院微电子研究所