专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体制造领域,更具体地,涉及一种形成于超薄SOI (Semiconductoron Insulator,绝缘层上半导体)上的半导体结构及其制造方法。
背景技术：
随着半导体器件的尺寸越来越小，器件的关键尺寸一栅长也变得越来越短。当金属氧化物半导体场效应晶体管(MOSFET, Metal Oxide Semiconductor Field EffectTransistor)的栅长减小到45nm以下时，MOSFET的短沟道效应(SCE, Short ChannelEffect)会变得越来越明显，包括器件的阈值电压发生漂移，载流子的迁移率降低，以及漏极感应势垒·降低(DIBL, Drain Induced Barrier Lower)等现象。 为了抑制短沟道效应，现有技术在半导体衬底与SOI结构之间增加一层半导体层，并进行离子掺杂形成背栅结构，通过对该背栅的电压控制来达到对器件阈值电压的调整，从而达到抑制短沟道效应的目的。然而采用这种方法，对于PMOS器件和nMOS器件，需要在背栅上施加不同的电压值以调整阈值电压，要求PMOS器件和nMOS器件有不同的背栅接触，因而增大了背栅接触面积，影响了半导体器件集成度的进一步提高。有鉴于此，需要提供一种新颖的半导体结构及其制造方法，以达到能够分别调节pMOSFET和nMOSFET的阈值电压的目的，并进一步提高器件的集成度。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以克服上述现有技术中的问题，提高器件的集成度并能够分别调节pMOSFET和nMOSFET的阈值电压。根据本发明的一方面，提供了一种半导体结构，包括S0I衬底和位于所述SOI衬底上的MOSFET ;所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区位于所述栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。根据本发明的另一方面，提供了一种半导体结构的制造方法，包括以下步骤提供SOI衬底，所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底；在所述半导体埋层中掺杂第一极性的杂质以形成背栅区；在所述SOI层上形成M0SFET，所述MOSFET包括牺牲栅和源/漏区，所述牺牲栅位于所述SOI层上，在所述牺牲栅外侧环绕有侧墙，所述源/漏区位于所述SOI层中且位于所述牺牲栅的两侧；去除所述牺牲栅以在所述侧墙内形成开口 ；向所述开口中注入第二极性的杂质，从而在所述开口下方的所述背栅区中形成反掺杂区，所述第二极性与第一极性相反；在所述开口中形成替代栅堆叠。
本发明的实施例采用的半导体结构及其制造方法，通过在半导体埋层中形成的背栅结构中形成反掺杂区，该反掺杂区自对准于栅极，因而能够对不同的MOSFET的阈值电压进行调节。对于同一个半导体结构中同时具有pMOSFET或nMOSFET的情况，可以对部分器件的阈值电压通过反掺杂区进行调节，则能够达到通过一个背栅接触同时控制pMOSFET或nMOSFET的阈值电压的目的，大大提高了半导体制造的集成度。
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中
图I 10示出了根据本发明实施例制造半导体结构的流程中各步骤对应的剖面图。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图I 9详细示出了根据本发明实施例制造半导体结构的流程中各步骤对应的剖面图。以下，将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的半导体结构予以详细说明。首先，如图I所示，形成一个三叠层结构。具体地，首先提供一个常规的半导体衬底1000，在该衬底1000上形成第二绝缘埋层1002，例如可以采用淀积的方法形成氧化物埋层。接着在第二绝缘埋层1002上形成半导体埋层1004，例如可以通过淀积的方法形成多晶Si层。这样就形成了一个包括半导体埋层1004/第二绝缘埋层1002/半导体衬底1000的
三叠层结构。在本发明的实施例中，所述半导体衬底1000例如可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI (绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底1000可以包括各种掺杂配置。此外，衬底1000可以可选地包括外延层，可以被应力改变以增强性能。所述半导体埋层还可以是单晶Si。形成半导体埋层1004的办法还可以是在所述第二绝缘埋层1002上键和一层SOI结构。然后，如图2所示，在所述的三叠层结构上形成第一绝缘埋层1006和SOI层1008。可以采用本领域普通技术人员熟知的智能剥离(SmartCut )方法在图I所示的结构上形成一 SOI层1008。智能剥离技术具体为如图3所示，准备一硅片A，将一定剂量的氢离子注入所述硅片A，将该硅片A中注入氢离子的表面与图I所示的三叠层结构的上表面通过键合技术结合，在随后的热处理过程中，在注入氢离子的硅片A的投影射程处将形成微空腔层，并在该硅片A的表面形成SOI层。进一步将上述的SOI层从该表面射程处剥离，使该SOI层转移到图I所示的三叠层结构的表面上，从而得到如图2所示的SOI衬底。该SOI层1008的厚度可以通过氢注入能量来控制。这个步骤与本发明的实质内容无关，可以查看当前现有技术以获取具体的步骤和参数。形成半导体埋层1004的办法也可以参考智能剥离技术。这样就形成了如图2所示的SOI衬底，自上而下包括SOI层1008、第一绝缘埋层1006、半导体埋层1004、第二绝缘埋层1002以及半导体衬底1000。接着，如图4所示，将离子注入到半导体埋层1004，这样就形成了背栅区。在这一个注入步骤中，采用的是第一极性的杂质。具体地，在离子注入步骤中注入的杂质类型和掺杂分布取决于MOSFET的类型以及阈 值电压的目标值。如果希望提高器件的阈值电压，对于η型M0SFET，可以采用P型杂质，例如硼(B或BF2)、铟(In)或其组合;对于P型M0SFET，可以则采用η型杂质，例如砷(As)、磷(P)或其组合。如果希望减小器件的阈值电压，对于η型M0SFET，可以采用η型杂质，例如砷(As)、磷(P)或其组合;对于P型M0SFET，可以则采用P型杂质，例如硼(B或BF2)、铟(In)或其组合。离子注入步骤完成之后，可以按照常规方法形成STI结构1010，形成STI结构的步骤这里不进行赘述。杂质的注入剂量也可以根据半导体埋层1004的厚度来选择，例如约为Ie17-Ie21/cm3，例如 le17、le18、le19、le2°、le21。然后如图5所示，可以进行标准的CMOS工艺，包括形成牺牲栅1010，环绕牺牲栅1010形成侧墙1012，再进行源/漏注入，以在SOI层1008中形成源区和漏区(未示出)，在整个半导体结构上形成层间介质层1014，并对层间介质层1014进行平坦化处理至所述牺牲栅1010露出。在本发明的实施例中，该牺牲栅1010优选为多晶Si栅。下面进行替代栅工艺。如图7所示，采用常规的方法去除牺牲栅1010从而在侧墙1012内壁形成开口 1016，例如可以采用反应离子刻蚀工艺去除多晶Si栅。如图8所示，用光刻胶B覆盖左侧的M0SFET，并在右侧的开口 1016内进行杂质注入。在这个步骤中注入的是第二极性的杂质，第二极性与图4注入中采用的第一极性是相反的。例如在图4中注入了 η型杂质，这时就需要注入P型杂质。注入的第二极性的杂质的浓度可以为=Ie17-Ie2Vcm3，例如 le17、le18、le19、le2°、le21。如图9所示，进行快速退火以激活第一杂质和第二杂质，这样就形成了如图9所示的反掺杂区1022。在这个步骤中，退火的温度优选为800 1200°C。形成的反掺杂区1022能够对P型或η型的MOSFET的阈值电压进行调节。以下以一个较为详细的实施例来说明本发明的应用原理。假设左侧的为nMOSFET，右侧的为pMOSFET。在第一次离子注入中，掺杂的是P型的杂质，nMOSFET的阈值增大，但是pMOSFET的阈值反而减小了。为了增大pMOSFET的阈值，在第二次的离子注入中，掺杂的是η型的杂质，这样就能够达到通过一个背栅电压同时调节多个MOSFET的阈值的目的。接着如图9所示，将光刻胶B去除，并形成替代栅堆叠。具体地，首先在开口内形成栅介质层1018,可以采用高k栅介质材料。所述高k栅介质层可以是Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, Al2O3' La2O3> ZrO2, LaAlO 其中任一种或多种，例如可以淀积HfO2 2-4nm。然后在栅介质层1018上形成金属层1020。所述金属层1020能够对所述MOSFET的阈值电压进行调节，对于pMOSFET，所述金属层1020可以包括MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、Ru0x 中的任一种或多种的组合；对于nMOSFET,所述金属层可以包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN,HfSiN,MoSiN, RuTax、NiTax中的任一种或多种的组合。这些金属具有不同的功函数，可以根据器件需要调整的阈值电压选择不同材料的金属层。最后在整个半导体结构上形成接触1022，包括源/漏接触，栅极接触以及背栅接触。如图10所示，对于半导体衬底上同时有nMOSFET和pMOSFET的情况，只需要一个背栅接触，在对nMOSFET和pMOSFET施加相同的背栅电压的情况下，就能够实现对nMOSFET和pMOSFET不同的阈值电压进行控制的目的。
如图10所示，为根据本发明的一个实施例得到的一个半导体结构剖视图。该半导体结构包括S0I衬底和位于所述SOI衬底上的M0SFET。所述SOI衬底自上而下包括SOI层1008、第一绝缘埋层1006、半导体埋层1004、第二绝缘埋层1002以及半导体衬底1000，所述半导体埋层1004中包含背栅区，所述背栅区为所述半导体埋层1004掺杂了第一极性的杂质后形成的区域。 所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层1008上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧(图中未示出)。其中，所述背栅区中包括反掺杂区1022，所述反掺杂区1022位于所述栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。其中，所述半导体埋层1004由多晶Si或单晶Si形成。其中，所述栅堆叠包括高k栅介质层1018和金属层1020。所述高k栅介质层可以是 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, Α1203、La203、ZrO2, LaAlO 其中任一种或多种。所述金属层能够对所述MOSFET的阈值电压进行调节，对于pMOSFET，所述金属层可以包括MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 中的任一种或多种的组合；对于nMOSFET，所述金属层可以包括TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN,HfSiN, MoSiN, RuTax、NiTax中的任一种或多种的组合。其中，所述背栅区中第一极性的杂质掺杂浓度优选为为=Ie17-Ie2Vcm3，例如le17、le18、le19、le2°、le21。所述反掺杂区中第二极性的杂质掺杂浓度为le17_le21/cm3,例如le17、Ie18 Ie19 Ie20 Ie21
丄C 、丄C 、丄C 、丄C O从图10中可以看出，如果半导体衬底上同时有nMOSFET和pMOSFET的情况，由于其中的一个MOSFET的背栅区中加入了反掺杂区，那么只需要一个背栅接触，在对nMOSFET和pMOSFET施加相同的背栅电压的情况下，就能够实现对nMOSFET和pMOSFET不同的阈值电压进行控制的目的，进一步提高了半导体制造的集成度。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种半导体结构，包括SOI衬底和位于所述SOI衬底上的MOSFET ； 所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域； 所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧； 其中，所述背栅区中包括反掺杂区，所述反掺杂区自对准于所述栅堆叠，且包含第二极性的杂质掺杂，所述第一极性与第二极性相反。
2.根据权利要求I所述的半导体结构，其中，所述半导体埋层由多晶Si或单晶Si形成。
3.根据权利要求I所述的半导体结构，其中，所述栅堆叠包括高k栅介质层和金属层，所述金属层能够对所述MOSFET的阈值电压进行调节。
4.根据权利要求3所述的半导体结构，其中，对于pMOSFET，所述金属层包括MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 中的任一种或多种的组合； 对于 nMOSFET，所述金属层包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN,RuTax、NiTax中的任一种或多种的组合。
5.根据权利要求I至5之一所述的半导体结构，其中，所述背栅区中第一极性的杂质的掺杂浓度为le17_le21/cm3。
6.根据权利要求I至5之一所述的半导体结构，其中，所述反掺杂区中第二极性的杂质的掺杂浓度为le17-le21/cm3。
7.一种半导体结构的制造方法，包括 提供SOI衬底，所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底； 在所述半导体埋层中掺杂第一极性的杂质以形成背栅区； 在所述SOI层上形成M0SFET，所述MOSFET包括牺牲栅和源/漏区，所述牺牲栅位于所述SOI层上，在所述牺牲栅外侧环绕有侧墙，所述源/漏区位于所述SOI层中且位于所述牺牲栅的两侧； 去除所述牺牲栅以在所述侧墙内形成开口； 向所述开口中注入第二极性的杂质，从而自对准于所述开口在所述背栅区中形成反掺杂区，所述第二极性与第一极性相反； 在所述开口中形成替代栅堆叠。
8.根据权利要求7所述的方法，其中，所述半导体埋层由多晶Si或单晶Si形成。
9.根据权利要求7所述的方法，其中，所述向所述开口中注入第二极性的杂质之后，所述方法进一步包括 进行退火以激活所述第一极性的杂质和第二极性的杂质。
10.根据权利要求9所述的方法，其中，所述退火的温度为800 1200°C。
11.根据权利要求7所述的方法，其中所述在所述开口中形成替代栅堆叠的步骤包括 在所述开口中形成栅介质层；在所述栅介质层上形成金属层，所述金属层能够对所述MOSFET的阈值电压进行调节。
12.根据权利要求11所述的方法，对于pMOSFET，所述金属层包括MoNx、TiSiN、TiCN、TaAlC, TiAlN, TaN, PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx 中的任一种或多种的组合； 对于 nMOSFET，所述金属层包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN,RuTax、NiTax中的任一种或多种的组合。
13.根据权利要求7至12之一所述的方法，其中，所述在所述半导体埋层中掺杂第一极性的杂质以形成背栅区的步骤包括 进行第一极性的杂质注入，杂质注入的浓度为le17-le21/Cm3。
14.根据权利要求7至12之一所述的方法，其中，所述向所述开口注入第二极性的杂质的步骤中，杂质注入的浓度为le17-le27Cm3。
全文摘要
本申请公开了一种半导体结构及其制造方法。该半导体结构包括SOI衬底和位于所述SOI衬底上的MOSFET；所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区位于所述栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。本发明的实施例适用于MOSFET的阈值调节。
文档编号H01L29/78GK102842618SQ20111017389
公开日2012年12月26日 申请日期2011年6月24日 优先权日2011年6月24日
发明者朱慧珑, 梁擎擎, 骆志炯, 尹海洲 申请人:中国科学院微电子研究所