专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术：
为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题。绝缘体上娃SOI (Silicon on Insulator)是集成电路进入深亚微米和纳米级后能突破娃材料和娃基集成电路限制的新型集成电路技术。SOI器件有源区位于绝缘层上的硅膜内，完整的介质隔离可以避免体硅器件中存在的大部分寄生效应，因而SOI器件与体硅相比具有亚阈值斜率较陡；跨导和电流驱动能力较高；易于形成浅结和全介质隔离；抗辐照能力；较好地抑制短沟道效应；无闩锁效应；源/漏寄生电容小；低电压、低功耗等特性，已成为深亚微米及纳米级MOS器件的优选结构。主流的SOI硅片制造技术包括注氧隔离、键合再减薄、键合和注入相结合及外延层转移等。SOI硅片制造的重点在于形成器件层，由于注入、减薄、外延等工艺在一定程度上都会在器件硅层中引入缺陷，影响其上的半导体器件的性能，而且从成本上讲，SOI硅片要远高于普通硅片，这都是导致SOI硅片一般多用于抗辐照、高温、高压、低功耗等专用或高端产品领域应用，而未能大规模广泛用于半导体器件制作的重要原因。应变硅技术是提高MOS晶体管速度的有效途径，它可以改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS晶体管源/漏的串联电阻，弥补一些不良效应，如沟道高掺杂引起库伦作用更显著，以及栅介质变薄引起有效电场强度提高和界面散射增强等因素带来的迁移率退化。目前，应变硅技术已广泛用于90nm及其以下的技术节点，成为延续摩尔定律的重要技术手段。
发明内容
本发明旨在至少解决上述技术缺陷，提供一种新的SOI器件结构及其制造方法，降低成本，简化工艺步骤，同时结合应变硅技术，提高半导体器件的性能。为达上述目的，本发明提供了一种半导体结构，该结构包括衬底、绝缘应力塞、半导体基体、栅极堆叠、侧墙、源/漏区，其中:所述栅极堆叠位于所述半导体基体之上；所述侧墙位于所述栅极堆叠的侧壁上；所述源/漏区嵌于所述半导体基体中，位于所述栅极堆叠的两侧；所述半导体基体嵌于所述绝缘应力塞中，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体与所述衬底相连；所述绝缘应力塞嵌于所述衬底中，在沿栅极长度的方向上，所述绝缘应力塞中间的厚度小于其两侧的厚度。
其中，所述绝缘应力塞为应力材料，对于NMOS器件，所述绝缘应力塞具有压应力；对于PMOS器件，所述绝缘应力塞具有拉应力。相应地，本发明还提供了一种半导体结构的制造方法，该方法包括:(a)提供衬底，在所述衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙；(b)在所述栅极堆叠两侧的衬底上形成凹槽，各向异性刻蚀所述栅极堆叠两侧的凹槽，使其穿通，形成空腔，跨接在所述空腔上的衬底部分形成半导体基体；(C)形成源/漏区和绝缘应力塞。其中，步骤(C)中，所述绝缘应力塞可以在形成所述源/漏区之前形成，也可以在形成所述源/漏区之后形成。形成所述凹槽的方法为:在所述衬底和栅极堆叠上形成掩膜层；在所述掩膜层上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧；刻蚀所述开口中的掩膜层，去掉所述光刻胶；刻蚀所述衬底，在栅极堆叠的两侧形成凹槽。其中，在步骤(C)中形成源/漏区的步骤包括:刻蚀部分所述侧墙，暴露部分所述半导体基体；进行离子注入或扩散，形成源/漏区。其中，在所述步骤(C)中形成源/漏区的步骤还可以包括:进行外延，在所述半导体基体以及所述空腔的侧壁上形成外延层；进行离子注入或扩散，在所述半导体基体上形成源/漏区。在所述步骤(C)中形成源/漏区的步骤还可以包括:进行原位掺杂外延，在所述半导体基体以及所述空腔的侧壁上形成外延层，在所述半导体基体上形成源/漏区。根据本发明提供的半导体结构及其制造方法，采用常用的半导体刻蚀工艺，在普通晶片上即可制造出SOI器件结构，极大地简化了工艺，降低了成本，提高了效率。同时，通过在半导体器件中形成应力结构，提高载流子的迁移率，进一步提高半导体器件的性能。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:图1是根据本发明的半导体结构的制造方法的一个具体实施方式
的流程图；图2至图12为根据图1示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。下面首先对本发明提供的半导体结构进行概述，请参考图10和图12。该半导体结构包括衬底100、半导体基体250、栅极堆叠、侧墙230、绝缘应力塞420、源/漏区500，其中:所述栅极堆叠位于所述半导体基体250之上；所述侧墙230位于所述栅极堆叠的侧壁上；所述源/漏区500嵌于所述半导体基体250中，位于所述栅极堆叠的两侧；所述半导体基体250嵌于所述绝缘应力塞420中，在沿栅极长度的方向上，所述半导体基体250中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上的两侧，所述半导体基体250与所述衬底100相连；所述绝缘应力塞420嵌于所述衬底100中，在沿栅极长度的方向上，所述绝缘应力塞420中间的厚度小于其两侧的厚度。所述栅极堆叠包括栅介质层200和栅极210，可选地，所述栅极堆叠还包括位于所述栅极之上的覆盖层220。下面对该半导体结构的制造方法进行阐述。请参考图1，该方法包括:步骤S101，提供衬底100，在所述衬底100上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙230 ；步骤S102，在所述栅极堆叠两侧的衬底上形成凹槽400，各向异性刻蚀所述栅极堆叠两侧的凹槽400，使其穿通，形成空腔410，跨接在所述空腔410上的衬底部分形成半导体基体250 ；步骤S103，形成源/漏区500和绝缘应力塞420。其中，步骤103中，所述绝缘应力塞420可以在形成所述源/漏区500之前制作，也可以在形成所述源/漏区500之后制作。下面结合图2至图12对步骤SlOl至步骤S103进行说明。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。参考图2，在步骤SlOl中，提供衬底100，随后在所述衬底100上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙230。所述栅极堆叠包括栅介质层200和栅极210，可选地，所述栅极堆叠还包括位于所述栅极之上的覆盖层220。在本实施例中，衬底100为单晶硅。优选地，衬底的晶向为{100}。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括单晶Ge、单晶SiGe或其组合。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400 μ m-800 μ m的厚度范围内。在形成栅极堆叠时，首先在衬底100上形成栅介质层200，在本实施例中，所述栅介质层200可以为氧化硅、氮化硅或其组合形成，在其他实施例中，所述栅介质层200也可以是高 K 介质，例如，HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfTrO, Al2O3' La2O3' ZrO2, LaAlO中的一种或其组合，其厚度可以为2nm-10nm,如5nm、8nm。所述栅极210可以是通过沉积形成的重掺杂多晶硅，或是先形成功函数金属层(对于NM0S，例如TaC，TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 等，对于 PM0S，例如 MoNx，TiSiN, TiCN, TaAlC,TiAlN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu，RuOx)，其厚度可以为 lnm_20nm,如 3nm、5nm、8nm、10nm、12nm或15nm,再在所述功函数金属层上形成重掺杂多晶娃、T1、Co、N1、Al、W或其合金等而形成栅极210。最后在栅极210上形成覆盖层220，例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅或其组合形成，用以保护栅极210的顶部区域。接着，在所述栅极堆叠的侧壁上形成侧墙230，用于将栅极隔离保护。所述侧墙230可以由氮化硅、氧化硅、氮氧化硅、碳化硅或其组合，和/或其他合适的材料形成，可以具有多层结构。所述侧墙230可以通过包括沉积刻蚀工艺形成，其厚度范围可以是IOnm-1OOnm,如 30nm、50nm 或 80nm。参考图3、图4和图5，在步骤S102中，在所述栅极堆叠两侧的衬底上形成凹槽400，各向异性刻蚀所述栅极堆叠两侧的凹槽400，使其穿通，形成空腔410，跨接在所述空腔400上的衬底部分形成半导体基体250。首先，在所述衬底100上形成凹槽400，具体方法是，在所述衬底100和栅极堆叠上形成掩膜层300，在所述掩膜层300上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧，所述光刻胶未在图中显示。刻蚀所述开口中的掩膜层300，在掩膜层上形成开口 310，去掉所述光刻胶，如图3所示。在本实施例中，所述开口310的一边接于所述侧墙230。在本发明的其他一些实施例中，在所述开口 310和所述侧墙230之间也可以隔着部分所述掩膜层300，可以根据所设计的半导体器件的尺寸等进行合理的设置。然后刻蚀所述衬底100，在栅极堆叠的两侧形成凹槽400，如图4所示。所述掩膜层300的材料是氧化硅、氮化硅、氮氧化硅或其组合，可以通过化学气相淀积等合适的方法形成在所述衬底上，刻蚀所述掩膜层的方法包括干法刻蚀RIE，或采用合适的腐蚀液进行湿法腐蚀。所述掩膜层的厚度可以根据设计要求进行控制，其厚度范围是I 5μπι。刻蚀所述衬底形成凹槽400的方法为干法刻蚀RIE，通过调整和控制RIE设备的气体流量、组分、功率等，可以获得陡直的侧壁，或者根据需要，使得横向钻蚀增加。在本实施例中，干法刻蚀出的凹槽400具有近乎陡直的侧壁，在后续各向异性刻蚀中，例如利用各向异性的湿法腐蚀、各向异性等离子体刻蚀以及各向异性干法刻蚀等，使所述凹槽400穿通。在本发明的其他一些实施例中，也可以通过调整干法RIE的工艺参数，增加刻蚀出凹槽400的横向钻蚀程度，有助于在后续步骤中，使栅极堆叠两侧的所述凹槽400相互穿通。如图5所示，在所述栅极堆叠两侧的衬底中形成凹槽400后，采用各向异性刻蚀工艺继续腐蚀所述凹槽400，使栅极堆叠两侧的凹槽穿通，形成空腔410，悬空跨接在所述空腔上方的衬底部分形成半导体基体250，在后续工艺步骤中，可以在半导体基体250中形成源/漏区，同时半导体基体250也作为半导体器件的沟道区，在沿栅极宽度的方向上，所述半导体基体的两端与所述衬底100相连。在本实施例中，所述衬底的晶向为{100}，各向异性湿法腐蚀的腐蚀液可以是氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)或乙二胺-邻苯二酚(EDP)等，或其组合，腐蚀液的浓度为5 40%质量百分比，反应温度为40°C 90°C。由于Κ0Η、ΤΜΑΗ等腐蚀液对单晶硅腐蚀具有各向异性，对{100}晶向腐蚀速率最快，而对{111}晶向基本不腐蚀，如图5所示，所述空腔410的侧壁皆为腐蚀停止面，晶向为{111}。利用各向异性腐蚀，使得所述凹槽结构穿通。在步骤S103中，形成源/漏区500和绝缘应力塞420。所述绝缘应力塞420可以在形成所述源/漏区500之前制作，也可以在形成所述源/漏区500之后制作，可以根据具体的设备、器件设计、工艺等灵活调整制作步骤。图6至图10所示，是先形成源/漏区500，再形成绝缘应力塞420的制作过程。首先，参考图6和图7，通过刻蚀侧墙230或外延的方法，暴露部分所述半导体基体250。具体地，如图6所示，刻蚀部分所述侧墙230，暴露部分所述悬空跨接在所述空腔410上的半导体基体250 ;在本发明的其他一些实施例中，如图7所示，不刻蚀侧墙230，而通过外延，在所述半导体基体250的边缘以及所述空腔400的表面形成外延半导体层，从而所述半导体基体250暴露在所述侧墙230之外。随后通过离子注入、扩散或者原位掺杂外延的方法，形成源/漏区500，如图8和图9所示。在本发明的其他一些实施例中，采用原位掺杂的外延可以一步直接形成源/漏区500，简化了工艺步骤。对于PMOS来说，源/漏区500可以是P型掺杂的Si，对于NMOS来说，源/漏区500可以是N型掺杂的Si。然后对所述半导体结构进行退火，以激活源/漏区500中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。随后，如图10所示，利用各种沉积工艺(例如，PVD、CVD、PLD、MOCVD等)填充所述空腔400，形成绝缘应力塞420。所述绝缘应力塞420的材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。通过调节所述绝缘应力塞420的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘应力塞的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，即，在PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。在本发明的其他一些实施例中，在步骤S 103中，先形成绝缘应力塞420，再形成源/漏区500，如图11和图12所示。首先，填充所述空腔410，形成绝缘应力塞420。所述绝缘应力塞420的材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。通过调节所述绝缘应力塞420的应力，如，在PMOS器件中具有拉应力，在NMOS器件中具有压应力；所述绝缘应力塞的应力作用于所述半导体基体，将在所述半导体基体中产生类型相反的应力，即，在PMOS器件中的所述半导体基体内产生压应力，在NMOS器件中的所述半导体基体内产生拉应力；利于进一步调节器件沟道区中的应力，以进一步提高沟道区内载流子的迁移率。随后，如图12所示，刻蚀部分所述侧墙230，暴露出部分所述半导体基体250，通过离子注入、扩散、夕卜延及其组合等合适的方法形成源/漏区500。对于PMOS来说，源/漏区500可以是P型掺杂的Si，对于NMOS来说，源/漏区500可以是N型掺杂的Si。最后对所述半导体结构进行退火，以激活源/漏区500中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构，该结构包括衬底、绝缘应力塞、半导体基体、栅极堆叠、侧墙、源/漏区，其中: 所述栅极堆叠位于所述半导体基体之上； 所述侧墙位于所述栅极堆叠的侧壁上； 所述源/漏区嵌于所述半导体基体中，位于所述栅极堆叠的两侧； 所述半导体基体嵌于所述绝缘应力塞中，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体与所述衬底相连；所述绝缘应力塞嵌于所述衬底中，在沿栅极长度的方向上，所述绝缘应力塞中间的厚度小于其两侧的厚度。
2.根据权利要求1所述的半导体结构，其中，所述衬底的材料为单晶S1、单晶Ge、单晶SiGe或其组合。
3.根据权利要求1所述的半导体结构，其中，所述衬底的晶向为{100}。
4.根据权利要求1所述的半导体结构，其中，所述绝缘应力塞的材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。
5.根据权利要求1-4中任一项所述的半导体结构，其中，对于NMOS器件，所述绝缘应力塞具有压应力；对于PMOS器件，所述绝缘应力塞具有拉应力。
6.一种半导体结构的制造方法，该方法包括以下步骤: (a)提供衬底，在所述衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙； (b)在所述栅极堆叠两侧的衬底上形成凹槽，各向异性刻蚀所述栅极堆叠两侧的凹槽，使其穿通，形成空腔，跨接在所述空腔上的衬底部分形成半导体基体； (c)形成源/漏区和绝缘应力塞。
7.根据权利要求6所述的方法，其中，所述衬底的材料为单晶S1、单晶Ge、单晶SiGe或其组合。
8.根据权利要求6所述的方法，其中，所述衬底的晶向为{100}。
9.根据权利要求6所述的方法，其中，步骤(b)中形成凹槽的方法为: 在所述衬底和栅极堆叠上形成掩膜层； 在所述掩膜层上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧； 刻蚀所述开口中的掩膜层，去掉所述光刻胶； 刻蚀所述衬底，在栅极堆叠的两侧形成凹槽。
10.根据权利要求9所述的方法，其中，所述掩膜层为氧化硅、氮化硅、氮氧化硅或其组口 ο
11.根据权利要求10所述的方法，其中，刻蚀所述掩膜层的方法为干法刻蚀或湿法腐蚀。
12.根据权利要求9所述的方法，其中，刻蚀形成所述凹槽的方法为干法刻蚀。
13.根据权利要求6所述的方法，其中，步骤(b)中，湿法腐蚀的方法的腐蚀液包括氢氧化钾(Κ0Η)、四甲基氢氧化铵(TMAH)或乙二胺-邻苯二酚(EDP)，或其组合。
14.根据权利要求13所述的方法，其中，所述腐蚀液的浓度为5 40%质量百分比，反应温度为40°C 90°C。
15.根据权利要求6所述的方法，其中，步骤(c)中，所述绝缘应力塞的材料为氮化硅、氧化硅、氮氧化硅中的一种或其组合。
16.根据权利要求6-15中任一项所述的方法,其中,对于NMOS器件,所述绝缘应力塞具有压应力；对于PMOS器件，所述绝缘应力塞具有拉应力。
17.根据权利要求6所述的方法，其中，在所述步骤(c)中形成源/漏区的步骤包括: 刻蚀部分所述侧墙，暴露部分所述半导体基体； 进行离子注入或扩散，形成源/漏区。
18.根据权利要求6所述的方法，其中，在所述步骤(c)中形成源/漏区的步骤还可以包括: 进行外延，在所述半导体基体以及所述空腔的侧壁上形成外延层； 进行离子注入或扩散，在所述半导体基体上形成源/漏区。
19.根据权利要求6所述的方法，其中，在所述步骤(c)中形成源/漏区的步骤还可以包括: 进行原位掺杂外延，在所述半导体基体以及所述空腔的侧壁上形成外延层，在所述半导体基体上形成源/漏区。
20.根据权利要求6所述的方法，其中，所述绝缘应力塞在形成所述源/漏区之前或之后形成。
全文摘要
本发明提供了一种半导体结构，该方法包括衬底、绝缘应力塞、半导体基体、栅极堆叠、侧墙、源/漏区，其中所述栅极堆叠位于所述半导体基体之上，所述侧墙位于所述栅极堆叠的侧壁上，所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧，所述半导体基体嵌于所述绝缘应力塞中，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体与所述衬底相连，所述绝缘应力塞嵌于所述衬底中，在沿栅极长度的方向上，所述绝缘应力塞中间的厚度小于其两侧的厚度。相应地，本发明还提供了一种半导体结构的制造方法。利于抑制短沟效应，提高载流子的迁移率，提高器件性能。
文档编号H01L27/12GK103165622SQ20111040965
公开日2013年6月19日 申请日期2011年12月9日 优先权日2011年12月9日
发明者朱慧珑, 尹海洲, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司