掩模图案的形成方法以及半导体装置的制造方法

专利名称：掩模图案的形成方法以及半导体装置的制造方法
技术领域：
本发明涉及一种掩模图案的形成方法以及半导体装置的制造方法。
背景技术：
随着半导体装置的高集成化，制造エ艺中所要求的布线、分离带区域的尺寸倾向于微细化。通过光刻技术形成由光致抗蚀剂膜(以下称为“抗蚀剂膜”)构成的线部(Line)以规定的间隔排列而成的图案，将形成的图案用作掩模图案对被蚀刻膜进行蚀刻，由此形成这种微细的图案。关于最近的半导体装置的微细化，甚至要求尺寸为超过光刻技术的分辨率极限。
作为具有超过光刻技术的分辨率极限的尺寸的微细的掩膜图案的形成方法，存在一种所谓的双图案形成法。在双图案形成法中，分两个阶段形成图案，即第一图案形成エ序和在该第一图案形成エ序之后进行的第二图案形成エ序。关于双图案形成法，通过该以两个阶段形成图案来形成与用一次形成图案的方式形成掩模图案时相比具有更微细的线宽和空间宽度(space width)的掩模图案。另外，还已知如下ー种方法作为双图案形成法之一通过将在作为芯材的线部的两侧形成的侧壁部作为掩模进行使用的SWP(Side Wall Patterning :侧壁图案形成)法，来形成与包括作为芯材的原始线部的图案相比具有更微细的排列间隔的掩膜图案。关于该方法，首先形成抗蚀剂膜并形成线部排列而成的抗蚀剂图案，之后以均等地覆盖线部的表面的方式来形成氧化硅膜等。然后，进行回蚀使得仅在覆盖线部的侧面的侧壁部上残留氧化硅膜，之后去除线部，将残留的侧壁部即氧化硅膜作为掩模图案(例如，參照专利文献I)。通过这样，形成具有超过光刻技术的分辨率极限的尺寸的微细的掩模图案。专利文献I :日本特开2009-99938号公报

发明内容
_6] 发明要解决的问题另外，如上所述，在通过SWP方法来形成超过光刻技术的分辨率极限的微细的掩模图案的情况下，存在如下的问题。在上述掩模图案的形成方法中，当形成氧化硅膜或者对形成的氧化硅膜进行回蚀吋，构成芯材的抗蚀剂膜所形成的线部容易暴露于等离子体。暴露于等离子体的抗蚀剂膜与等离子体发生反应，因此线部的表面存在粗糙或者发生变形的情况，其结果是，有时线部的侧壁的平坦性劣化或者线部的线宽减小。如果线部的侧壁的平坦性劣化，则覆盖线部的侧面的氧化硅膜也不能平坦性良好地进行成膜，因此不能使由残留的侧壁部构成的掩模图案的形状均匀且精度优良。另外，当线部的线宽减小时，覆盖线部的侧面的侧壁部可能朝ー个方向倾斜、或者倒塌。在任何ー种情况下都不能均匀且高精度地形成侧壁部的形状，因此当将包括侧壁部的掩模图案作为掩模来进行下层的蚀刻时，不能使通过蚀刻形成的形状均匀且精度优良。
本发明是鉴于上述问题而完成的，其提供如下一种掩模图案的形成方法以及半导体装置的制造方法在通过SWP方法形成更加微细的掩模图案的情况下，能够在将用于形成侧壁部的氧化硅膜进行成膜以及对该氧化硅膜进行回蚀时防止由抗蚀剂膜构成的芯材发生变形。用于解决问题的方案根据本发明的ー实施例，提供一种掩模图案的形成方 法，该方法包括以下エ序第ー图案形成エ序，通过将由隔着反射防止膜而形成在基板上的抗蚀剂膜构成的第一线部作为掩模对上述反射防止膜进行蚀刻，来形成包括第二线部的图案，该第二线部包括上述抗蚀剂膜和上述反射防止膜；照射エ序，对上述抗蚀剂膜照射电子；氧化硅膜成膜エ序，在上述第一图案形成エ序和上述照射エ序之后，以均等地覆盖上述第二线部的方式形成氧化硅膜；回蚀エ序，从上述第二线部的上部去除上述氧化硅膜，并且对上述氧化硅膜进行回蚀，以使该氧化硅膜作为第二线部的侧壁部残留；以及第ニ图案形成エ序，在上述回蚀エ序之后，通过对上述第二线部进行灰化，来形成包括第三线部的掩模图案，该第三线部由上述氧化硅膜构成并作为上述侧壁部而残留。发明的效果根据本发明，在通过SWP方法形成更加微细的掩模图案的情况下，能够在将用于形成侧壁部的氧化硅膜进行成膜以及对该氧化硅膜进行回蚀时防止由抗蚀剂膜构成的芯材发生变形。


图I是表示第一实施方式所涉及的等离子体处理装置的概要截面图。图2是表示对等离子体处理装置的各部以及整个流程进行控制的控制部的一例的图。图3是用于说明第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的流程图。图4A的(ar(c)是用于说明第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的图，示意性地示出各エ序中的晶圆的状态。图4B的(dr(f)是继图4A之后，用于说明第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的图，示意性地示出各エ序中的晶圆的状态。图4C的(gr(i)是继图4B之后，用于说明第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的图，示意性地示出各エ序中的晶圆的状态。图5是用于说明在第一实施方式中，通过对线部照射电子所进行的改性处理的原理的示意图。图6是利用曲线图来表示电子被照射到抗蚀剂时的电子能量与电子侵入深度之间的通论关系的图。图7的(ar(c)示意性地表示利用以往的掩模图案的形成方法以及半导体装置的制造方法一直进行到回蚀エ序后的晶圆的截面图。图8是用于对第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的其它例子的各エ序的过程进行说明的流程图。
图9是示意性地表示设置有密部Al和疏部A2的晶圆的截面图。图10是表示第二实施方式所涉及的等离子体处理装置的概要截面图。
具体实施例方式接着，结合附图对用于实施本发明的方式进行说明。(第一实施方式)參照图I 图9对本发明的第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法进行说明。首先，參照图I和图2对适于实施本发明的第一实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的、本实施方式所涉及的等离子体处理装置进行说明。 当參照图I时，等离子体处理装置100构成为电容耦合型的等离子体蚀刻装置，例如具有铝或者不锈钢等金属制的圆筒型腔室(处理容器)10。腔室10接地。在腔室10内，例如载置作为被处理基板的半导体晶圆W(以下称为“晶圆W” )的圆板状的基座12作为下部电极被水平地配置。该基座12例如由铝构成，且被从腔室10的底部朝垂直上方延伸的绝缘性的筒状支承部14支承着。在沿着该筒状支承部14的外周从腔室10的底部朝垂直上方延伸的导电性的筒状支承部(内壁部)16与腔室10的侧壁之间形成有环状的排气通路18。在该排气通路18的入口处安装有环状的排气环(隔板)20，在排气通路18的底部设置有排气ロ 22。排气装置26经由排气管24与排气ロ 22相连接。排气装置26具有涡轮分子泵等真空泵，能够进行排气以至腔室10内的处理空间达到期望的真空度。在腔室10的侧壁安装有用于开闭晶圆W的输入输出口的闸阀28。高频电源30经由匹配器32和下部供电棒36与基座12电连接。高频电源30输出高频电力。该高频电カ具有有助于吸引离子的频率(通常为13.56MHz以下)，吸引离子是将离子吸引到基座12上的晶圆W。匹配器32能够对高频电源30与负载(主要是电扱、等离子体、腔室)之间的阻抗进行匹配，且自动地校正匹配阻抗。在基座12上载置有作为处理对象的晶圆W。基座12具有比晶圆W的直径大的直径。另外，在基座12上设置有包围被载置在基座12上的晶圆W的聚焦环(校正环)38。在基座12的上表面设置有用于吸附晶圆的静电卡盘40。在静电卡盘40的膜状或者板状的电介质中夹持有片状或者网格状的导电体。配置在腔室10的外部的直流电源42经由开关44和供电线46与该导电体电连接。能够通过由直流电源42施加的直流电压以库仑カ将晶圆W吸附保持在静电卡盘40上。在基座12上设置有温度分布调整部120。温度分布调整部120具有加热器121a、121b、加热器用电源122a、122b、温度计123a、123b以及制冷剂流路124a、124b。在基座12的内部的中心区域设置有中心侧加热器121a，在中心侧加热器121a的外侧设置有外周侧加热器121b。中心侧加热器121a连接有中心侧加热器用电源122a，外周侧加热器121b连接有外周侧加热器用电源122b。中心侧加热器用电源122a和外周侧加热器用电源122b分别独立地调节向中心侧加热器121a和外周侧加热器121b提供的电力，由此能够使基座12上产生沿半径方向的期望的温度分布。由此，能够使晶圆W上产生沿半径方向的期望的温度分布。另外，在基座12的内部设置有中心侧温度计123a和外周侧温度计123b。中心侧温度计123a和外周侧温度计123b对基座12的中心区域和外周区域的温度进行测量，由此能够导出晶圆W的中心区域和外周区域的温度。表示由中心侧温度计123a和外周侧温度计123b測量出的温度的信号被发送到温度控制部127。温度控制部127对中心侧加热器用电源122a和外周侧加热器用电源122b的输出进行调整，使得根据测量出的温度导出的晶圆W的温度为目标温度。另外，温度控制部127与后述的控制部130相连接。并且，在基座12的内部的中心区域还设置有中心侧制冷剂流路124a，在中心侧制冷剂流路124a的外侧设置有外周侧制冷剂流路124b。而且，由未图示的冷冻单元分别循环供给不同温度的制冷剂。具体地说 ，制冷剂从中心侧导入管125a被导入中心侧制冷剂流路124a，在中心侧制冷剂流路124a中进行循环之后，通过中心侧排出管126a从中心侧制冷剂流路124a排出。另外,制冷剂从外周侧导入管125b被导入外周侧制冷剂流路124b,在外周侧制冷剂流路124b中进行循环之后,通过外周侧排出管126b从外周侧制冷剂流路124b排出。作为制冷剂，例如能够使用冷却水、碳氟化合物系的液体等。基座12通过利用中心侧加热器121a和外周侧加热器121b进行加热以及利用制冷剂进行冷却来调整温度。因而，晶圆W也包含由来自等离子体的辐射、等离子体中含有的离子的照射等产生的加热量，通过与基座12之间进行热量的交換来将晶圆W调整为规定的温度。另外，在本实施方式中，在基座12的中心区域具有中心加热器121a和中心侧制冷剂流路124a，在它们的外侧具有外周侧加热器121b和外周侧制冷剂流路124b。因而，晶圆W能够在中心侧和外周侧独立地调整温度，从而能够对晶圆W的面内的温度分布进行调整。另外，在本实施方式中，为了进ー步提高晶圆W的温度分布的精度，来自未图示的传热气体供给部的传热气体、例如He (氦)气经由气体供给管54和基座12内部的气体通路56被供给至静电卡盘40与晶圆W之间。在腔室10的顶部与基座12平行相向地设置有兼用作簇射头的上部电极60。上部电极(簇射头)60具有电极板62，其与基座12相向；以及电极支承体64，其以能够从电极板62的背后(上方)装卸的方式来支承该电极板62。另外，在电极支承体64的内部设置有气体扩散室66。在电极支承体64和电极板62上形成有多个与气体扩散室66和腔室10的内部空间相连通的气体排出孔68。电极板62与基座12之间的空间成为等离子体生成空间或者处理空间PS。气体扩散室66经由气体供给管70与处理气体供给部72相连接。上部电极60的电极板62在处理时暴露于等离子体，因此优选使用即使因受到来自等离子体的离子冲击而发生溅射也不会对エ艺造成恶劣影响的材料来制作该电极板62。另外，在本实施方式中，电极板62 (特别是其表面)作为DC施加部件而发挥功能，因此优选针对直流电源具有良好的导电性。作为这样的材料，例如具有Si、SiC等含有Si的导电材料、C(碳)。另外，例如可以利用被进行铝阳极化处理后的铝来构成电极支承体64。上部电极60隔着上部电极60与腔室10之间的环状的绝缘体65被安装于腔室10。上部电极60通过绝缘体65而电悬浮于腔室10。高频电源74经由匹配器76和上部供电棒78与上部电极60电连接。高频电源74输出有助于生成等离子体的频率(通常为40MHz以上)的高频电力。匹配器76能够对高频电源74与负载(主要是电极、等离子体、腔室)之间的阻抗进行匹配，且自动地调整匹配阻杭。
设置在腔室10的外部的可变直流电源80的输出端子经由开关82和直流供电线84与上部电极60电连接。可变直流电源80例如能够输出-2000疒+1000V的直流电压VDC。设置在直流供电线84的途中的滤波器电路86允许来自可变直流电源80的直流电压Vdc通过滤波器电路86并施加于上部电极60。另ー方面，滤波器电路86能够将高频导向接地线。因此，来自基座12的高频几乎不会经由处理空间PS、上部电极60以及直流供电线84流向可变直流电源80。另外，在腔室10内的隔板20的上表面安装有由例如Si、SiC等导电材料构成的环状的DC接地部件(直流接地电极)88。DC接地部件88始终经由接地线90接地。此外，DC接地部件88不限于设置在隔板20的上表面，还能够设置在面向处理空间PS的位置。例如DC接地部件88可以设置在筒状支承部16的顶部附近或者上部电极60的半径方向外側。等离子体处理装置10内的各部、例如排气装置26、高频电源30、74、开关44、82、处 理气体供给部72、可变直流电源80、未图示的冷冻单元、未图示的传热气体供给部等各自的动作以及装置整体的动作(流程)例如通过由微计算机构成的制御部130来进行控制。如图2所示，控制部130具有经由总线150进行连接的处理器(CPU) 152、存储器(RAM) 154、程序存储装置(HDD) 156、软盘或者光盘等的盘驱动器(DRV) 158、键盘、鼠标等输入装置(KEY) 160、显示装置(DIS) 162、网络接ロ (COM) 164以及外围接ロ(I/F)166。处理器(CPU) 152从被装入盘驱动器(DRV) 158的软盘或者光盘等存储介质168读取所需的程序的代码并存储到HDD 156中。或者，也能够经由网络接ロ 164从网络下载所需的程序。处理器(CPU) 152将要实施的エ艺所需的程序的代码从程序存储装置(HDD) 156加载到工作存储器(RAM) 154中并执行各步骤，进行需要的运算处理。然后，处理器(CPU) 152经由外围接ロ(I/F) 166对装置内的各部、特别是排气装置26、高频电源30、74、处理气体供给部72、可变直流电源80、开关82、温度分布调整部120等进行控制。在等离子体处理装置100中，为了对基座12上的晶圆W进行蚀刻加工，从处理气体供给部72向腔室10内导入规定的流量的含有蚀刻剂气体的处理气体，并通过排气装置26将腔室10内的压カ调节为设定值。并且，从高频电源74经由匹配器76和上部供电棒78对上部电极60施加用于生成等离子体的第一高频(40MHz以上)，同时从高频电源30经由匹配器32和下部供电棒36对基座12施加用于吸引离子的第二高频(13. 56MHz)。另外，接通开关44，通过静电吸附カ将晶圆W吸引到静电卡盘40上。由此，将传热气体(氦气)封入到晶圆W与静电卡盘40之间的接触界面。从上部电极60的气体排出孔68排出的处理气体通过被施加于两电极12、60之间的高频而在处理空间PS中进行等离子化，利用由该等离子体生成的原子团、离子将晶圆W上的被加工膜蚀刻成期望的图案。在该等离子体蚀刻中，由高频电源74对上部电极60施加第一高频，该第一高频具有40MHz以上(更为优选的是60MHz以上)的适于生成等离子体的比较高的频率。由此，能够使等离子体保持为良好的离解状态，实现高密度化，因此，即使在更低压的条件下也能够形成高密度等离子体。与此同时，对基座12施加13. 56MHz以下的适于吸引离子的比较低的频率的第二高频。由此，能够实现对于晶圆W的被加工膜选择性高的各向异性蚀刻。另外，在任何等离子体处理中都必须使用用于生成等离子体的第一高频，但是根据处理有时不使用用于吸引离子的第二高频。并且，当进行等离子体蚀刻吋，由可变直流电源80对上部电极60施加直流电压(通常在-900疒OV的范围内)。由此，还能够提高等离子体起燃稳定性、抗蚀剂选择性、蚀刻速度、蚀刻均匀性等。接着，參照图3 图6对本实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法进行说明。首先进行层叠エ序SI I。如图4A的(a)所示，在层叠エ序Sll中，例如在由硅基板构成的晶圆W上层叠绝缘膜111、被蚀刻膜112、掩膜113、反射防止膜114以及抗蚀剂膜115。在包括本实施方式所涉及的掩模图案形成方法的半导体装置的制造方法中，被蚀刻膜112是最终要蚀刻加工的膜。例如将绝缘膜111设为氧化硅(SiO2)膜，该氧化硅(SiO2)膜作为栅绝缘膜而发挥功能并以例如TEOS(四こ氧基硅烷)为原料，在蚀刻加工后，例如能够将被蚀刻膜112设为作为栅电极而发挥功能的多晶硅膜。另外，例如能够将被蚀刻膜112的厚度设为90nm。 掩膜113作为对下层的膜、即被蚀刻膜112进行蚀刻时的硬掩模而发挥功能。由在氧化硅膜成膜エ序S15 (后述)中形成的氧化硅膜116构成的第三线部116a的图案被转印到掩膜113上。另外，当对被蚀刻膜112进行蚀刻加工时，掩膜113优选对于被蚀刻膜112具有高选择比。即，优选使被蚀刻膜112的蚀刻速度与掩膜113的蚀刻速度之比大。作为掩膜113，例如能够使用SiN膜、SiON膜等无机膜。另外，例如能够将掩膜113的厚度设为26nm。反射防止膜114作为使形成在其上面的抗蚀剂膜115曝光时的反射防止膜(Bottom Anti-Reflective Coating ;BARC)而发挥功能。作为反射防止膜114,例如能够使用包括被称为有机BARC的CxHyOz的膜等。另外，例如能够将反射防止膜114的厚度设为30nmo抗蚀剂膜115隔着反射防止膜114形成在晶圆W上。抗蚀剂膜115被曝光、显影，来提供作为之后的SWP时的芯材的第一线部115a。作为抗蚀剂膜115，例如能够使用ArF抗蚀剂。另外，例如能够将抗蚀剂膜115的厚度设为lOOnm。接着，进行光刻エ序S12。如图4A的(b)所示，在光刻エ序S12中，利用光刻技术形成由抗蚀剂膜115构成的第一线部115a。具体地说，通过具有规定图案的光掩模(未图示)使形成在反射防止膜114上的抗蚀剂膜115曝光、显影，由此能够形成包括由抗蚀剂膜115构成的第一线部115a的图案。当对反射防止膜114进行蚀刻时，第一线部115a作为掩模而发挥功能。第一线部115a具有线宽LI和空间宽度SI，并以间隔Dl (=L1+S1)进行排列。对线宽LI和空间宽度SI不作特别地限定，但是例如可以将二者均设为60nm。此外，线部是指在平面上沿第一方向延伸的构造体，且沿着与第一方向正交的第二方向离相邻的同种类的构造体规定距离地进行排列。线宽是指线部的沿着第二方向的长度。空间宽度是指相邻的两个线部间的间隔的沿着第二方向的长度。另外，线部的排列间隔是指一个线部的中心与相邻的线部的中心之间的距离。接着，进行掩模图案形成エ序S13 S18。首先，在第一图案形成エ序S13中，对晶圆W照射等离子体，将第一线部115a作为掩模对反射防止膜114进行蚀刻，该第一线部115a由隔着反射防止膜114形成在晶圆W上的抗蚀剂膜115构成。由此，形成包括由抗蚀剂膜115和反射防止膜114构成的第二线部114a的图案。另外，在第一图案形成エ序S13中，也可以对反射防止膜114进行蚀刻，并且裁切第一线部115a，由此形成具有比第一线部115a的线宽LI小的线宽L2的第二线部114a(图4A的(C))。下面，具体地说明在本实施方式中还同时进行第一线部115a的裁切的情況。在第一图案形成エ序S13中，从等离子体处理装置100的处理气体供给部72向腔室10内导入适当流量的规定的处理气体，通过排气装置26将腔室10内的压カ调节为设定值。然后，从高频电源74经由匹配器76和上部供电棒78对上部电极60施加用于生成等离子体的第一高频(40MHz以上)。另外，接通开关44，通过静电吸附カ将晶圆W吸引到静电卡盘40上。由此，将传热气体(氦气)封入到晶圆W和静电卡盘40之间的接触界面。从上部电极60的气体排出孔68排出的处理气体通过被施加于两电极12、60之间的高频在处理空间PS中进行等离子化。在第一图案形成エ序S13中，作为处理气体，例如能够使用CF4、C4F8, CHF3> CH3F, CH2F2等CF系气体、以及Ar气体等的混合气体、或者使用根据需要对该混合气体添加氧而得到的气体等。通过使用上述处理气体，将由抗蚀剂膜115构成的第一线部115a作为掩模对反射防止膜114进行蚀刻，并且还对第一线部115a自身进行裁切。其结果是，能够形成第二线部114a，该第二线部114a由抗蚀剂膜115和反射防止膜114构成，且具有比第一线部115a的线宽LI(图4A的(b))小的线宽L2(图4A的(C))。即，第一线部115a的线宽LI和空间宽度SI与第二线部114a的线宽L2和空间宽度S2之间的大小关系是L2〈L1、S2>S1。对L2和S2的值不作特别地限定，例如能够将L2设为30nm，将S2设为90nm。在此，当由可变直流电源80对上部电极60施加高电压的负的直流电压Vdc时，在上部电极60与等离子体PR之间形成的上部离子鞘层SHu变厚，鞘层电压Vu为大致与直流电压相等的大小。由此，致使等离子体PR中的离子(+)在上部离子鞘层SHu的电场中加速而具有大的运动能量。当该离子因大的冲击能量而撞击上部电极60(电极板62)时，从电极板62释放出大量二次电子e_。从电极板62释放出的二次电子e_在上部离子鞘层SHu的电场中朝向与离子相反的方向加速并穿过等离子体PR，进ー步横穿下部离子鞘层SHy以强大的能量射入基座12上的晶圆W的表面。即，对由晶圆W表面的抗蚀剂膜115构成的第一线部115a照射电子。通过照射电子，构成第一线部115a的抗蚀剂的高分子吸收电子的能量，引起组合变化、结构变化以及交联反应等。由此，能够使第一线部115a改性。此时，二次电子e—匀速通过等离子体PR的内部，但是下部离子鞘层的鞘层电压VJ或者自身偏置电压)越低越好，通常优选为100V以下。因而，可以将施加于基座12的第二高频(13. 56MHz)的功率选定为50W以下，也可以更为优选地将其设为0W。另外，根据图5所示的原理，施加于上部电极60的负的直流电压Vdc的绝对值越大，则越能够增强射入由晶圆W上的抗蚀剂膜115构成的第一线部115a的电子的能量。其结果是，能够使电子在由晶圆W上的抗蚀剂膜115构成的第一线部115a中的侵入深度、SP改性深度増加。一般地，理论上已知电子射入抗蚀剂时的电子能量与电子侵入深度之间大致存在图6所示的比例关系。根据该理论，电子能量为600eV时的侵入深度大约为30nm，电子能量为IOOOeV时的侵入深度大约为50nm，电子能量为1500eV时的侵入深度大约为120nm。
其中，在第一图案形成エ序S13中，当施加于上部电极60的负极性直流电压Vdc的绝对值过大时，造成反射防止膜114被等离子体过度蚀刻。因此，施加于上部电极60的负极性直流电压的绝对值优选为规定的绝对值Vab以下。具体地说，例如能够将规定的绝对值Vab设为600V。而且，例如能够将负极性直流电压VD。的绝对值设为600V。另外，在第一图案形成エ序S13中，可以对被基座12支承的晶圆W的面内的温度分布进行调整。如后文所述，通过该调整，能够对晶圆W的面内的第二线部114a的线宽L2的分布进行控制。接着，进行照射エ序S14。如图4B的⑷所示，在照射エ序S14中，对由抗蚀剂膜115和反射防止膜114构成的第二线部114a照射电子。与第一图案形成エ序S13同样地，在照射エ序S14中也从处理气体供给部72向腔室10内导入适当流量的规定的处理气体，通过排气装置26将腔室10内的压カ调节为设定值。然后，由高频电源74经由匹配器76和上部供电棒78对上部电极60施加用于生成等 离子体的第一高频(40MHz以上)。从上部电极60的气体排出孔68排出的处理气体通过被施加于两电极12、60之间的高频在处理空间PS中进行等离子化。但是，照射エ序S14不是为了蚀刻，而是为了使在第一图案形成エ序S13中形成的第二线部114a改性而进行。因而，作为处理气体，能够使用具有弱蚀刻能力的处理气体、例如氢(H2)气来代替具有强蚀刻能力的处理气体、例如CF4、C4F8, CHF3> CH3F, CH2F2等CF系气体、以及Ar气等的混合气体等。通过使用上述处理气体，在照射エ序S14中，由抗蚀剂膜115和反射防止膜114构成的第二线部114a的线宽L2几乎不发生变化。与第一图案形成エ序S13同样地，在照射エ序S14中也是由可变直流电源80将直流电压Vdc以负极性的高压施加于上部电极60。如果对上部电极60施加直流电压VDC，则等离子体PR中的离子(+)在上部离子鞘层SHu的电场中加速并撞击上部电极60(电极板62)时的离子冲击能量增强，通过放电而从电极板62释放出的二次电子e—增加。而且，从电极板62释放出的二次电子e_以规定的高能量射入基座12上的晶圆W的表面。即，对晶圆W表面的由抗蚀剂膜115和反射防止膜114构成的第二线部114a所包含的抗蚀剂膜115照射电子。在照射エ序S14中，当对抗蚀剂膜115照射电子时，抗蚀剂膜115中的抗蚀剂的高分子也吸收电子的能量并引发组合变化、结构变化、交联反应等。由此，能够使第二线部114a改性。另外，在照射エ序S14中，由于使用具有弱蚀刻能力的处理气体而几乎不利用等离子体进行蚀刻，因此施加于上部电极60的负极性直流电压Vdc的绝对值也可以比上述规定的绝对值Vab大。具体地说，如上所述，例如当将规定的绝对值Vab设为600V时，例如能够将负极性直流电压的绝对值设为900V。接着，进行氧化硅膜成膜エ序S15。如图4B的(e)所示，在氧化硅膜成膜エ序S15中，以均等地覆盖第二线部114a的方式形成氧化硅膜116。此外，氧化硅膜116不限于由SiO2形成，也可以由具有与氧和硅的组合比与SiO2膜不同的SiOx、或者以硅和氧作为主要成分的其它组合的材料形成。另外，氧化硅膜116还可以由氮氧化硅(SiON)构成。在抗蚀剂膜115和反射防止膜114作为第二线部114a而残留的状态下进行氧化硅膜116的成膜。一般情况下由于抗蚀剂膜115抗高温能力弱，因此优选在低温(例如大约300°C以下左右)下进行。作为氧化硅膜116的成膜方法，只要能够在低温下成膜即可。在本实施方式中，能够通过低温条件下的分子层沉积(Molecular Layer Deposition,以下称为MLD)、即低温MLD来进行。其结果是，如图4B的(e)所示，在晶圆W的整个面上形成氧化硅膜116，在第二线部114a的侧面也形成氧化硅膜116，使得覆盖第二线部114a的侧面。当将此时的氧化硅膜116的厚度设为D时，覆盖第二线部114a的侧面的氧化硅膜116的宽度也为D。例如也能够将氧化硅膜116的厚度D设为30nm。在此，对通过低温MLD进行氧化硅膜成膜エ序进行说明。在低温MLD中，交替反复地执行以下エ序将包含硅的原料气体供给到成膜装置的处理容器内，使硅原料吸附到晶圆W上；以及将包含氧的气体供给到处理容器内，对硅原料进行氧化。具体地说，在使包含硅的原料气体吸附到晶圆W上的エ序(以下称为吸附エ序) 中，将ー个分子内具有两个氨基的氨基娃烧气体、例如双(叔丁氨基)娃烧(以下称为BTBAS)作为包含硅的原料气体经由硅原料气体的供给喷嘴向处理容器内供给规定时间。由此，使BTBAS吸附到晶圆W上。接着，在向处理容器内供给包含氧的气体并使吸附在晶圆W上的BTBAS氧化的エ序(以下称为氧化工序)中，例如将通过具备高频电源的等离子体生成机构进行等离子化而得到的O2气体作为包含氧的气体经由气体供给喷嘴向处理容器内供给规定的时间。由此，对吸附在晶圆W上的BTBAS进行氧化，来形成氧化硅膜116。另外，在吸附エ序和氧化工序之间，能够进行规定时间的ー边对处理容器内进行真空排气ー边向处理容器内供给吹扫气体的エ序(以下称为吹扫エ序)，以去除前ー个エ序中的残留气体。因而，按照吸附エ序、吹扫エ序、氧化工序以及吹扫エ序的顺序反复地进行。作为吹扫气体，例如能够使用氮气等惰性气体。其中，在吹扫エ序中只要能够去除处理容器内残留的气体即可。因此,在吹扫エ序中也可以不供给吹扫气体(也不供给原料气体)而仅对处理容器内进行真空排气。需要说明的是，在基于低温MLD的氧化硅膜116的成膜中，可使用BTBAS以外的含有机硅的原料气体。含有机硅的原料气体的例子有氨基硅烷系前体。氨基硅烷系前体的例子有I价或2价的氨基硅烷系前体。I价或2价的氨基硅烷系前体的具体例子有BTBAS(双(叔丁氨基)硅烷)、BDMAS (双(ニ甲氨基)硅烷)、BDEAS (双(ニこ氨基)硅烷)、DPAS(ニ(丙氨基)硅烷)、B AS (丁氨基硅烷)以及DIPAS (ニ(异丙基氨基)硅烷)。另外，作为氨基硅烷系前体，也可以使用3价的氨基硅烷系前体。3价的氨基硅烷系前体的例子有TDMAS (三(ニ甲氨基)硅烷)。另外，作为含有机硅的Si源气体，除了氨基硅烷系前体以外，也可以使用こ氧基硅系烷前体。こ氧基硅烷前体的例子有例如TEOS (四こ氧基硅烷)。另ー方面，作为包含氧的气体，除了使用O2气体之外，还能够使用NO气体、N2O气体、H2O气体、O3气体，能够通过高频电场对它们进行等离子化以作为氧化剂进行使用。通过使用这种包含氧的气体的等离子体，能够在300°C以下进行氧化硅膜的成膜。另外，通过进ー步调整包含氧的气体的气体流量、高频电源的电力、处理容器内的压力，能够在100°C以下或者室温下进行氧化硅膜的成膜。
接着，进行回蚀エ序S16。在回蚀エ序S16中，从第二线部114a的上部去除氧化硅膜116，并且如图4B的(f)所示，对氧化硅膜116进行回蚀，使其作为第二线部114a的侧壁部116a而残留。在回蚀エ序S16中，在等离子体处理装置100内，再次从处理气体供给部72向腔室10内导入适当流量的规定的处理气体，通过排气装置26将腔室10内的压カ调节为设定值。然后，从高频电源74经由匹配器76和上部供电棒78对上部电极60施加用于生成等离子体的第一高频(40MHz以上)。于是，由簇射头60排出的处理气 体在两电极12、60之间通过高频放电进行解离、电离来生成等离子体。在回蚀エ序S16中，作为处理气体，例如能够使用CF4、C4F8, CHF3> CH3F, CH2F2等CF系气体、以及Ar气体等的混合气体，或者使用根据需要对该混合气体添加氧而得到的气体
坐寸ο通过使用上述处理气体，主要沿着与晶圆W的表面垂直的方向对氧化硅膜116进行各向异性蚀刻。其结果是，从第二线部114a的上部去除氧化硅膜116，并且仅残留覆盖第二线部114a的侧面的侧壁部116a。此时，在第二线部114a与相邻的第二线部114a之间的间隔部形成的氧化硅膜116也被去除。以下，将被侧壁部116a覆盖了侧面的第二线部114a称为侧面覆盖线部114b。如果将侧面覆盖线部114b的线宽设为L2'，将空间宽度设为S2'，则在第二线部114a的线宽L2为30nm、侧壁部116a的厚度D为30nm的情况下，L2 ' =L2+DX2、S2' =S2-DX2，因此能够将L2'设为90nm，将S2'设为30nm。接着，进行对掩膜113进行蚀刻的蚀刻エ序S17。在蚀刻エ序S17中，将包含侧壁部116a和第二线部114a的侧面覆盖线部114b作为掩模，对掩膜113进行蚀刻。在蚀刻エ序S17中，也从处理气体供给部72向腔室10内导入适当流量的规定的处理气体，对上部电极60施加用于生成等离子体的第一高频(40MHz以上)，同时对基座12施加用于吸引离子的第二高频(13. 56MHz)。所供给的处理气体在两电极12、60之间通过高频的放电而进行等离子化，并通过由该等离子体生成的原子团、离子对掩膜113进行蚀刻。在蚀刻エ序S17中，作为处理气体，例如也能够使用CF4、C4F8, CHF3> CH3F, CH2F2等CF系气体、以及Ar气体等的混合气体，或者使用根据需要对该混合气体添加了氧而得到的气体。在蚀刻エ序S17中，在侧面覆盖线部114b与相邻的侧面覆盖线部114b之间的间隔部、即区域Rl中，对掩膜113进行蚀刻。接着，执行第二图案形成エ序S18。在第二图案形成エ序S18中，对由抗蚀剂膜115和反射防止膜114构成的第二线部114a进行灰化。由此，形成包括第三线部116a的掩模图案，该第三线部116a作为由氧化硅膜116构成的侧壁部116a而残留。第二图案形成エ序S18结束时的晶圆W的截面在图4C的(g)中示出。在第二图案形成エ序S18中，也从处理气体供给部72向腔室10内导入适当流量的规定的处理气体，对上部电极60施加用于生成等离子体的第一高频(40MHz以上)，同时对基座12施加用于吸引离子的第二高频(13.56MHz)。所供给的处理气体在两电极12、60之间通过高频的放电而进行等离子化，通过由该等离子体生成的原子团、离子对由抗蚀剂膜115和反射防止膜114构成的第二线部114a进行灰化。
在第二图案形成エ序S18中，作为处理气体，例如能够使用氢气(H2)、氮气(N2)等的混合气体等。通过使用上述处理气体，能够对由抗蚀剂膜115和反射防止膜114构成的第二线部114a进行灰化，从而形成包括由氧化硅膜116构成的、作为侧壁部116a而残留的第三线部116a的图案。当对掩膜113进行蚀刻时，第三线部116a作为掩模而发挥功能。如果将第三线部116a的线宽设为L3、将空间宽度设为S3、S3^，则在第二线部114a的线宽L2为30nm、侧壁部116a的厚度D为30nm的情况下，L3=D, S3=L2, S3; =S2/，因此能够将L3设为30nm，将S3 和 S3'设为 30nm。S卩，第三线部116a具有线宽L3和空间宽度S3，并以间隔D2(=L3+S3)进行排列。在此，间隔D2=L3+S3=60nm，是第一线部115a的间隔Dl = Ll+Sl=120nm的一半。另外，第三线部116a的线宽L3和空间宽度S3分别是第一线部115a的线宽LI和空间宽度SI的一半。即，在本实施方式中，能够形成包括以第二间隔D2(=60nm)进行排列的第三线部116a 的掩模图案，该第二间隔D2是以第一间隔Dl(=120nm)进行排列的第一线部115a的一半的间隔。接着，执行掩膜蚀刻エ序S19。在掩膜蚀刻エ序S19中，将第三线部116a作为掩模来使用，通过照射到晶圆W上的等离子体对掩膜113进行蚀刻。由此，如图4C的(h)所示，形成由掩膜113构成的第四线部113a。在掩膜蚀刻エ序S19中，也从处理气体供给部72向腔室10内导入适当流量的规定的处理气体,对上部电极60施加用于生成等离子体的第一高频(40MHz以上)，同时对基座12施加用于吸引离子的第二高频(13. 56MHz)。所供给的处理气体在两电极12、60之间通过高频的放电进行等离子化，通过由该等离子体生成的原子团、离子对掩膜113进行蚀亥IJ。在掩膜蚀刻エ序S19中，作为处理气体，例如也能够使用CF4、C4F8、CHF3、CH3F、CH2F2等的CF系气体、以及Ar气体等的混合气体，或者使用根据需要对该混合气体添加氧而得到的气体等。通过使用上述处理气体,将由氧化娃膜116构成的第三线部116a作为掩模对掩膜113进行蚀刻。其结果是，能够形成由掩膜113构成的、线宽与第三线部116a的线宽大致相等的第四线部113a。接着，进行被蚀刻膜蚀刻エ序S20。在被蚀刻膜蚀刻エ序S20中，将由掩膜113构成的第四线部113a作为掩模，利用照射到晶圆W的等离子体对被蚀刻膜112进行蚀刻，由此，如图4C的⑴所示，形成由被蚀刻膜112构成的第五线部112a。在被蚀刻膜蚀刻エ序S20中，也从处理气体供给部72向腔室10内导入适当流量的规定的处理气体，对上部电极60施加用于生成等离子体的第一高频(40MHz以上)，同时对基座12施加用于吸引离子的第二高频(13.56MHz)。所供给的处理气体在两电极12、60之间通过高频的放电进行等离子化，并通过由该等离子体生成的原子团、离子对被蚀刻膜112进行蚀刻。在被蚀刻膜蚀刻エ序S20中，作为处理气体，例如也能够使用CF4、C4F8、CHF3、CH3F、CH2F2等CF系气体、以及Ar气体等的混合气体，或者使用根据需要对该混合气体添加氧而得到的气体等。通过使用上述处理气体，将由掩膜113构成的第四线部113a作为掩模对被蚀刻膜112进行蚀刻。其结果是，能够形成由被蚀刻膜112构成的、线宽与第三线部116a和第四线部113a的线宽大致相等的第五线部112a。另外，在被蚀刻膜蚀刻エ序S20中，可以对被基座12支承的晶圆W的面内的温度分布进行调整。通过该调整，如后述那样，能够对晶圆W的面内的第五线部112a的线宽L3的分布进行控制。接着，參照图4B的(f)和图7对本实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法中能够防止在对氧化硅膜进行回蚀时由抗蚀剂膜构成的芯材发生变形的效果进行说明。图7是示意性地表示以往的掩模图案的形成方法以及半导体装置的制 造方法中一直进行到回蚀エ序S16为止后的晶圆W的状态的截面图。关于ArF抗蚀剂等的抗蚀剂膜115，由于抗等离子性或者抗蚀刻性弱，因此在进行等离子体蚀刻时，存在由抗蚀剂膜115构成的第二线部114a的表面粗糙、第二线部114a的侧面变得凹凸不平的倾向，导致LER(Line Edge Roughness :线边缘粗糙度)、LWR(LineWidth Roughness :线宽粗糙度)恶化。另外，还存在以下情况第二线部114a具有非常窄的宽度，因此由于第二线部114a的侧面的凹凸导致从上面观察时第二线部114a看上去蜿蜒曲折，LER、LffR更加恶化。在将由这种抗蚀剂膜115构成的第二线部114a用作SWP的芯材的情况下，当在氧化硅膜成膜エ序S15中形成氧化硅膜116时，第二线部114a暴露于等离子体。当暴露于等离子体时，第二线部114a的表面有时会变得粗糙或者发生变形。另外，在回蚀エ序S16中对氧化硅膜116进行回蚀的情况下，由于去除第二线部114a的上部的氧化硅膜116而导致第二线部114a暴露于等离子体，因此第二线部114a的表面有时会变得粗糙或者发生变形。例如，如图7的(a)所示，在氧化硅膜成膜エ序S15中，如果与等离子体发生反应而使第二线部114a的线宽变小为L2s(〈L2)，则有可能由侧壁部116a构成的第三线部116a交替地以不同的空间宽度进行排列，无法形成具有期望的形状的第三线部116a。另外，例如，如图7的(b)所示，在氧化硅膜成膜エ序S15或者回蚀エ序S16中，第二线部114a的上端侧的线宽L2t有时比底部侧的线宽L2b小。这是由于越是第二线部114a的上端侧越容易暴露于等尚子体。此时，有可能侧壁部116a不能形成为与晶圆W的表面垂直而是交替地朝相反方向倾斜，无法形成具有期望的形状的第三线部116a。并且，例如，如图7的(C)所示，在氧化硅膜成膜エ序S15或者回蚀エ序S16中，有时第二线部114a的侧面凹凸不平，侧壁部116a的侧壁也凹凸不平。此时，由侧壁部116a构成的第三线部116a的上述LER、LWR等恶化，有可能无法形成具有期望的形状的第三线部116a。而且，如果侧壁部116a发生变形，则当将侧壁部116a作为掩模依次对下层的掩模层113、被蚀刻膜112进行蚀刻时，其发生变形后的形状被转印。因此，当对被蚀刻膜112进行蚀刻来形成第五线部112a时，不能高精度地形成第五线部112a。根据本实施方式，通过在形成氧化硅膜116之前对由抗蚀剂膜115构成的第二线部114a照射电子，来预先使第二线部114a改性。其结果是，抗等离子性提高，因此在形成氧化硅膜116之后，在对氧化硅膜116进行回蚀使得仅残留侧壁部116a吋，能够防止作为芯材的第二线部114a发生变形。另外，由于防止第二线部114a发生变形，因此，在将第二线部114a作为掩模对下层的膜进行蚀刻时，能够使通过蚀刻形成的形状的精度提高。另外，能够防止通过蚀刻形成的图案发生倒塌。此外，在本实施方式中，对在第一图案形成エ序S13和照射エ序S14的任一个エ序中均对晶圆W照射电子来使第二线部114a改性的例子进行了说明。但是，只要在进行氧化硅膜成膜エ序S15之前对晶圆W照射电子来使第二线部114a改性即可。因而，也可以在第ー图案形成エ序S13中不照射电子，而仅在照射エ序S14中照射电子。仅在照射エ序S14中照射电子的例子在图8示出。图8是用于说明本实施方式所涉及的掩模图案的形成方法以及半导体装置的制造方法的其它例子的各エ序的顺序的流程图。在图8中，进行第一图案形成エ序S13')来代替图3中的第一图案形成エ序S13。在第一图案形成エ序S13'中不照射电子，对反射防止膜114进行蚀刻，由此形成包括第二线部114a的图案。另外，除第一图案形成エ序S13')以外的各エ序与图3中的各エ序相同。
在此，对实施例I、实施例2进行实施，通过与比较例I进行比较来对被侧壁部116a覆盖侧面的第二线部114a的形状进行评价。一边參照表I 一边说明其评价結果。(实施例I)在实施例I中，进行了图3中的步骤Sll 步骤S18的各エ序。实施例I中的步骤S13、步骤S14、步骤S16至步骤S18的各エ序的条件如下所示。(A)第一图案形成エ序S13成膜装置内压カ=8OOmTorr高频电源功率(40MHz/13MHz)200ff/0ff上部电极的电位-600V晶圆温度中心侧/外周侧=30°C /30°C处理气体的流量CF4/02/Ar=150sccm/50sccm/1000sccm处理时间30秒(B)照射エ序S14成膜装置内压カ100mTorr高频电源功率(40MHz/13MHz)500ff/0ff上部电极的电位-900V晶圆温度中心侧/外周侧=30°C /30°C处理气体的流量H2/Ar=450sccm/450sccm处理时间10秒(C)回蚀エ序S16成膜装置内压カ3OmTorr高频电源功率(40MHz/13MHz)500ff/100ff上部电极的电位300V晶圆温度中心侧/外周侧=30°C /30°C处理气体的流量C4F6/Ar/02=15sccm/450sccm/22.5sccm处理时间25秒
(D)蚀刻エ序S17成膜装置内压カ3OmTorr高频电源功率(40MHz/13MHz)400ff/0ff上部电极的电位OV晶圆温度中心侧/外周侧=30°C /30°C处理气体的流量CF4/CHF3/02=125sccm/125sccm/20sccm处理时间12秒(E)第二图案形成エ序S18 成膜装置内压カIOOmTorr高频电源功率(40MHz/13MHz)500ff/0ff上部电极的电位OV晶圆温度中心侧/外周侧=30°C /30°C处理气体的流量H2/N2=300sccm/900sccm
处通时间60秒(实施例2)在实施例2中，进行了图8中的步骤Sll 步骤S18的各エ序。实施例2中的步骤S14、步骤S16至步骤S18的各エ序的条件与实施例I相同。另外，实施例2中的步骤S13'的条件如下所示。(F)第一图案形成エ序S13')成膜装置内压カ800mTorr高频电源功率(40MHz/13MHz)200ff/0ff上部电极的电位OV晶圆温度中心侧/外周侧=30°C /30°C处理气体的流量CF4/02/Ar=150sccm/20sccm/1000sccm处理时间55秒(比较例I)在比较例I中，省略图8中的步骤S14，进行了步骤S11、步骤S12、步骤S13,、步骤S15至步骤S18的各エ序。比较例I中的步骤S16至步骤S18的各エ序的条件与实施例I相同。另外，比较例I中的步骤S13'的条件与实施例2相同。表I表示在实施例I、实施例2以及比较例I中进行到回蚀エ序S16为止之后的被侧壁部116a覆盖侧面的第二线部114a的线宽L2。[表 I]
权利要求
1.一种掩模图案的形成方法，包括以下エ序 第一图案形成エ序，通过将由形成在反射防止膜上的光致抗蚀剂膜构成的第一线部作为掩模对上述反射防止膜进行蚀刻，来形成包括第二线部的图案，该第二线部包括上述光致抗蚀剂膜和上述反射防止膜； 照射エ序，对上述光致抗蚀剂膜照射电子； 氧化硅膜成膜エ序，以均等地覆盖上述第二线部的方式形成氧化硅膜； 回蚀エ序，从上述第二线部的上部去除上述氧化硅膜，并且对上述氧化硅膜进行回蚀以使该氧化硅膜作为第二线部的侧壁部残留；以及 第二图案形成エ序，通过对上述第二线部进行灰化，来形成包括第三线部的掩模图案，该第三线部由上述氧化硅膜构成并作为上述侧壁部而残留。
2.根据权利要求I所述的掩模图案的形成方法，其特征在干， 在上述照射エ序中，对上述第二线部所包括的上述光致抗蚀剂膜照射电子。
3.根据权利要求I所述的掩模图案的形成方法，其特征在干， 在上述第一图案形成エ序中，ー边对上述第一线部照射电子，ー边对上述反射防止膜进行蚀刻。
4.根据权利要求I所述的掩模图案的形成方法，其特征在干， 上述第一图案形成エ序还包括对上述第一线部进行裁切的エ序，来形成包括上述第二线部的图案，其中，该第二线部具有比上述第一线部的线宽小的线宽，且包括上述光致抗蚀剂膜和上述反射防止膜。
5.根据权利要求I所述的掩模图案的形成方法，其特征在干， 在上述第一图案形成エ序中，通过对基板的面内的温度分布进行调整，能够对上述基板的面内的上述第二线部的线宽的分布进行控制。
6.一种半导体装置的制造方法，包括以下エ序 层叠エ序，在基板上层叠被蚀刻膜、掩膜、反射防止膜以及光致抗蚀剂膜； 光刻エ序，利用光刻技木，由上述光致抗蚀剂膜形成第一线部； 掩模图案形成エ序，利用根据权利要求I所述的掩模图案的形成方法来形成上述掩模图案； 掩膜蚀刻エ序，使用所形成的上述掩模图案对上述掩膜进行蚀刻，由此形成由上述掩膜构成的第四线部；以及 被蚀刻膜蚀刻エ序，将所形成的上述第四线部作为掩模对上述被蚀刻膜进行蚀刻，由此形成由上述被蚀刻膜构成的第五线部。
7.根据权利要求6所述的半导体装置的制造方法，其特征在干， 在上述被蚀刻膜蚀刻エ序中，通过对上述基板的面内的温度分布进行调整，能够对上述基板的面内的上述第五线部的线宽的分布进行控制。
全文摘要
本发明具有如下工序第一图案形成工序(S13)，通过将由光致抗蚀剂膜构成的第一线部作为掩模对反射防止膜进行蚀刻来形成包括第二线部的图案；照射工序(S14)，对光致抗蚀剂膜照射电子；氧化硅膜成膜工序(S15)，形成氧化硅膜；回蚀工序(S16)，对氧化硅膜进行回蚀，使其作为第二线部的侧壁部残留；以及第二图案形成工序(S18)，通过对上述第二线部进行灰化来形成包括由氧化硅膜构成的、作为侧壁部而残留的第三线部的掩模图案。
文档编号H01L21/027GK102822943SQ20118001801
公开日2012年12月12日 申请日期2011年3月28日 优先权日2010年4月2日
发明者八重樫英民, 五十岚义树, 成重和树, 武川贵仁 申请人:东京毅力科创株式会社