专利名称：肖特基二极管、具有肖特基二极管的阻变存储器件及其制造方法
技术领域：
本发明的示例性实施例涉及ー种阻变存储器件及其制造方法，更具 体而言，涉及ー种能确保ON和OFF电流特性的肖特基ニ极管、具有所述肖特基ニ极管的阻变存储器件及其制造方法。
背景技术：
一般地，诸如相变存储器件的阻变存储器件使用开关器件来选择性地将电压或电流施加到阻变介质。具有较小单位面积的垂直型ニ极管已经用作开关器件。随着半导体存储器件集成密度呈指数増加，开关器件的临界尺寸(criticaldimension, CD)减小到曝光极限以下。然而，当开关器件的CD和面积减小时，开关器件与字线之间的接触面积减小且因而存储器単元的ON电流减小。为了克服ON电流的减小，已经使用具有低阈值电压的肖特基ニ极管来代替现有
的PN ニ极管。通过在金属字线上沉积多晶硅层和将诸如硼(B)的杂质离子注入到多晶硅层中来形成肖特基ニ极管。这种肖特基ニ极管具有比现有的PN ニ极管好的ON电流特性。然而，在扩散诸如硼(B)的杂质的エ艺期间会引起硼(B)滲透，因而存储器単元的OFF电流特性降低。
发明内容
根据示例性实施例的ー个方面，一种肖特基ニ极管包括第一半导体层、导电层以及第ニ半导体层，所述导电层形成在所述第一半导体层上并具有比所述第一半导体层低的功函数，所述第二半导体层形成在所述导电层上。根据示例性实施例的另ー个方面，一种阻变存储器件包括包含字线的半导体村、形成在所述字线上的肖特基ニ极管以及形成在所述肖特基ニ极管上的储存层。肖特基ニ极管包括第一半导体层、导电层以及第二半导体层，所述导电层形成在所述第一半导体层上并具有比所述第一半导体层低的功函数，所述第二半导体层形成在所述导电层上。根据示例性实施例的另ー个方面，一种制造阻变存储器件的方法包括以下步骤在半导体衬底上形成第一半导体层；将所述第一半导体层图案化为柱体形状；形成包围所述第一半导体层的层间绝缘层；通过部分去除所述第一半导体层来形成凹槽；形成具有比所述第一半导体层低的功函数的导电层，其中所述导电层形成在所述凹槽中；在所述导电层上形成第二半导体层；以及在所述第二半导体层成上形成储存层。
在以下标题是“具体实施方式
”部分中描述了这些和其它的特点、方面和实施例。
从以下结合附图的详细描述中将更加清楚地理解本发明的主题的以上和其它的方面、特征以及其它的优点，其中图I至图5是说明根据本发明构思的一个示例性实施例的制造阻变存储器件的方法的截面图；以及图6至图10是说明根据本发明构思的另ー个示例性实施例的阻变存储器件的截面图。
具体实施例方式在下文中，将參照附图来更详细地描述示例性实施例。
本发明參照截面图来描述示例性实施例,截面图是示例性实施例(以及中间结构)的示意性说明。如此，希望说明的形状的变化是例如制造技术和/或公差的結果。因而，示例性实施例不应解释为限于本发明所说明的区域的具体形状，而是可以包括例如源自制造的形状差异。在附图中，为了清晰可以夸大层和区域的长度和尺寸。相同的附图标记在附图中表示相同的元件。也可以理解当提及ー层在另一层或衬底“上”时，其可以直接在另ー层或衬底上，或可以存在中间层。參见图1，在半导体衬底100上形成用于字线的金属层并将用于字线的金属层图案化成线形状，由此形成字线105。用于字线的金属层可以由选自钛(Ti)层、钨(W)层以及钴(Co)层中的一种层来形成。另外，可以通过例如选自溅射法、金属有机原子层沉积(MOALD)法、物理气相沉积(PVD)法以及化学气相沉积(CVD)法中的ー种方法来形成用于字线的金属层。在形成有字线105的半导体衬底100上形成势垒金属层110和第一半导体层115。第一半导体层115可以包括选自娃层、非晶娃层和多晶娃层中的任何ー种。娃层、非晶硅层和多晶硅层可以具有他们各自的本征状态。可以通过低压化学气相沉积(LPCVD)法、极低压CVD (VLPCVD)法、等离子体增强CVD(PECVD)法、超高真空CVD (UHVCVD)法、快热CVD(RTCVD)法或大气压CVD(APCVD)法来形成第一半导体层115。此时，可以在400°C至800°C的温度范围内沉积第一半导体层115。可替换地,可以在沉积第一半导体层115之前在200°C至600°C的温度范围内执行界面处理。參见图2，将第一半导体层115和势垒金属层110图案化为柱体形状以保留在ニ极管形成区域内。此时，柱体形状的第一半导体层115通过与字线105电接触而成为肖特基ニ极管的一部分。可以使用双光刻エ艺(double photo process)来将第一半导体层115图案化为具有精细的临界尺寸(CD)。接着，在柱体形状的第一半导体层115的任一侧间隙填充层间绝缘层120。可以形成层间绝缘层120使得层间绝缘层120的上表面与第一半导体层115的上表面具有相同的表面水平。层间绝缘层120可以由氧化硅层或氮化硅层形成。參见图3，将第一半导体层115去除期望的厚度以形成凹槽h。第一半导体层115可以通过浸润在刻蚀剂中而被去除期望的厚度。可以使用包含氮和氨的刻蚀剂作为用于部分去除第一半导体层115的刻蚀剂。去除的第一半导体层115在厚度上可以与第一半导体层115的总厚度的10%至90%相对应。參见图4，在凹槽h中的第一半导体层115上层叠导电层125和第二半导体层130以在被层间绝缘层120包围的空间中形成肖特基ニ极管115、125和130。此时，导电层125是用于提高第一半导体层115的能级的材料层，并可以包括具有比第一半导体层115低的功函数的材料层。例如，导电层125可以包括通过选择性的方法形成的锗硅(SiGe)层。这里，众所周知，锗(Ge)的能级低于硅(Si)的能级(I. 17eV)。因此，当SiGe中的锗的含量増加吋，SiGe具有接近金属的能级。因而，肖特基ニ极管的阈值电压可以减小。例如，当Ge的含量在SiGe中大约占50%吋，SiGe的能级变成0. 78eV。因而，当具有比Si高的能级的SiGe层层叠在第一半导体层115上作为导电层125时，包括第一半导体层115作为主要部件的肖特基ニ极管的阈值电压下降并因而其ON电流增加。
在本示例性实施例中，在用作导电层125的SiGe层中Ge的含量可以在5 %至50 %的范围内。可替换地，由SiGe形成的导电层125可以具有非晶状态或多晶状态。可以通过同时注入沉积气体和刻蚀气体来选择性地形成由SiGe形成的导电层125。此时，可以通过提供作为沉积气体或刻蚀气体的氯化氢(HCl)气体来控制由SiGe形成的导电层125对第一导电层115的沉积选择性。然而，所说明的形成导电层125的方法仅仅是示例性的，并且可以使用在第一半导体层115上选择性形成导电层125的任何方法。第二半导体层130是用于改善肖特基ニ极管的导电特性的材料层。例如，第二导电层130可以是掺杂多晶硅层。可以使用诸如硼(B)的p型杂质或诸如磷(P)或神(As)的n型杂质来作为杂质。第二半导体层130中的杂质浓度可以大约是IO16至IO22原子/立方厘米。在本示例性实施例中，第二半导体层130可以是包含硼(B)的硅层并且构成第二半导体层130的硅层可以具有非晶状态或多晶状态。可以用掺杂杂质来沉积第二半导体层130，因而防止杂质由于离子注入而渗透。另外，即使当第二半导体层130中的杂质扩散吋，导电层125被设置在第二半导体层130的下面使得导电层125可以阻止杂质扩散到第一导电层115。导电层125和第二半导体层130是基于娃的层，且因而原位地形成导电层125和第二半导体层130。可替换地，在一些情况下，可以在形成导电层125的エ艺与形成第二半导体层130的エ艺之间来另外执行用于去除原生氧化物层的界面处理工艺。此时，将导电层125和半导体层130形成为位于低于凹槽h的深度(或厚度)，使得凹槽h保留在层间绝缘层135之间。參见图5，在其余的凹槽h中掩埋储存层140。这里，储存层140是可以在其中实质执行存储操作的材料层。例如，储存层140可以是阻变层或相变层。參见图6，通过现有的エ艺在储存层140上形成上电极150。根据本示例性实施例，将由SiGe形成的导电层插入到构成肖特基ニ极管的硅ニ极管中。因而，可以降低肖特基ニ极管的阈值电压并且可以增加肖特基ニ极管的ON电流。具有不同属性的导电层诸如SiGe位于构成肖特基ニ极管的材料层中以阻止诸如B的杂质向下扩散或渗透。因而，可以减少OFF电流的发生。图7是根据另ー个示例性实施例的半导体存储器件的截面图。
參见图7，储存层140可以包括上势垒金属层142、加热电极144以及相变材料层146的层叠层。在第二半导体层130上形成上势垒金属层142以改善加热电极144与基于硅的第ニ半导体层130之间的接触特性。上势垒金属层142可以由与下势垒金属层110相同的材料形成。加热电极144接收从肖特基ニ极管提供的电流以加热层叠在其上的相变材料层146，由此获得相变。在相变材料层146上形成上电极150。上电极150可以是位线。另外，如图8所示，可以在第二半导体层130上直接沉积加热电极144。在这种情况下，加热电极144可以包括与第二半导体层130相似的诸如多晶硅或SiGe的基于硅的材料。另外，如图9所示，根据ー个实例，可以在凹槽h中仅形成加热电极144并且在加 热电极144和层间绝缘层120上顺序形成相变材料层146和上电极150。在这种情况下，可以根据加热电极144的属性而在加热电极144与第二半导体层130之间插入势垒金属层。另外，如图10所示，根据ー个实例，只有上势垒金属层142掩埋在凹槽h中，并且可以在上势垒金属层142上顺序地层叠加热电极144、相变材料层146以及上电极150。如以上详细描述的，根据本发明构思的示例性实施例，在构成肖特基ニ极管的半导体层内插入具有比半导体层低的功函数的材料以减小肖特基ニ极管的阈值电压。因而，可以增加肖特基ニ极管的ON电流。另外，在构成肖特基ニ极管的半导体层中形成材料层以防止杂质向下扩散或渗透，且因而肖特基ニ极管的OFF电流可以減少。尽管以上已经描述了某些实施例，但是可以理解的是描述的实施例仅仅是示例性的。因此，本发明描述的器件和方法不应基于所描述的实施例来限定。相反，本发明描述的系统和方法应该包括与本发明的特征一致的任何其它的实施例。
权利要求
1.一种肖特基_■极管，包括 第一半导体层； 导电层，所述导电层形成在所述第一半导体层上并具有比所述第一半导体层低的功函数；以及 第二半导体层，所述第二半导体层形成在所述导电层上。
2.如权利要求I所述的肖特基二极管，其中，所述第一半导体层包括含硅非晶层或含娃多晶层。
3.如权利要求I所述的肖特基二极管，其中，所述第二半导体层包括掺杂有杂质的含娃非晶层或掺杂有杂质的含娃多晶层。
4.如权利要求I所述的肖特基二极管，其中，所述导电层包括锗硅层。
5.一种阻变存储器件，包括 半导体衬底，所述半导体衬底包括字线； 肖特基二极管，所述肖特基二极管形成在所述字线上；以及 储存层，所述储存层形成在所述肖特基二极管上， 其中，所述肖特基二极管包括 第一半导体层； 导电层，所述导电层形成在所述第一半导体层上并具有比所述第一半导体层低的功函数；以及 第二半导体层，所述第二半导体层形成在所述导电层上。
6.如权利要求5所述的阻变存储器件，其中，所述第一半导体层包括含硅非晶层或含娃多晶层。
7.如权利要求5所述的阻变存储器件，其中，所述半导体层包括掺杂有杂质的含硅非晶层或惨杂有杂质的含娃多晶层。
8.如权利要求5所述的阻变存储器件，其中，所述导电层包括锗硅层。
9.如权利要求5所述的阻变存储器件，还包括设置在所述字线与所述肖特基二极管之间的下势垒金属层。
10.如权利要求5所述的阻变存储器件，其中，所述储存层包括 加热电极，所述加热电极设置在所述肖特基二极管上；以及 相变材料层，所述相变材料层设置在所述加热电极上。
11.如权利要求10所述的阻变存储器件，还包括设置在所述肖特基二极管与所述加热电极之间的势垒金属层。
12.如权利要求5所述的阻变存储器件，其中，所述肖特基二极管包括多个柱体结构，并且所述储存层层叠在所述肖特基二极管上并被层间绝缘层包围。
13.如权利要求5所述的阻变存储器件，包括形成在所述储存层上的上电极。
14.一种制造阻变存储器件的方法，包括以下步骤 在半导体衬底上形成第一半导体层； 将所述第一半导体层图案化为柱体形状； 形成包围所述第一半导体层的层间绝缘层； 通过部分去除所述第一半导体层来形成凹槽；在所述第一半导体层上形成具有比所述第一半导体层低的功函数的导电层，其中，所述导电层形成在所述凹槽中； 在所述导电层上形成第二半导体层；以及 在所述第二半导体层上形成储存层。
15.如权利要求14所述的方法，其中，形成所述第一半导体层的步骤包括在所述半导体衬底上形成硅层。
16.如权利要求14所述的方法，其中，形成所述凹槽的步骤包括通过将所述第一半导体层浸润在刻蚀剂中并去除所述第一半导体层10%至90%的厚度来形成所述凹槽。
17.如权利要求14所述的方法，其中，形成所述导电层的步骤包括沉积锗硅层。
18.如权利要求14所述的方法，其中，形成所述第二半导体层的步骤包括形成掺杂有杂质的娃层。
19.如权利要求18所述的方法，其中，原位地执行形成所述导电层的步骤和形成所述第二半导体层的步骤。
20.如权利要求18所述的方法，在形成所述导电层的步骤与形成所述第二半导体层的步骤之间还包括去除原生氧化物层。
21.如权利要求14所述的方法，其中，形成所述储存层的步骤包括以下步骤 在所述第二半导体层上形成加热电极； 在所述加热电极上形成相变材料层。
22.如权利要求21所述的方法，其中，形成所述储存层的步骤还包括在形成所述加热电极之前形成势垒金属层。
23.如权利要求22所述的方法，其中，形成所述储存层的步骤包括形成要沉积在所述凹槽内的所述储存层。
全文摘要
本发明公开了一种肖特基二极管、具有肖特基二极管的阻变存储器件及其制造方法。所述阻变存储器件包括包含字线的半导体衬底、形成在所述字线上的肖特基二极管、以及形成在所述肖特基二极管上的储存层。所述肖特基二极管包括第一半导体层、形成在所述第一半导体层上并具有比所述第一半导体层低的功函数的导电层、以及形成在所述导电层上的第二半导体层。
文档编号H01L29/872GK102810554SQ20121017033
公开日2012年12月5日 申请日期2012年5月29日 优先权日2011年5月31日
发明者白承范, 李泳昊, 李镇九, 李美梨 申请人:爱思开海力士有限公司