存储器件的制作方法

专利名称：：存储器件的制作方法
技术领域：
：本公开在此涉及半导体器件及其制造方法，更具体地，涉及具有提高的集成密度的半导体器件及其制造方法。
背景技术：
：一般而言，半导体器件典型地可以分为易失性存储器件或非易失性存储器件。易失性存储器件在其电源中断时丢失其存储数据。例如，易失性存储器件可以包括动态随机存取存储(DRAM)器件和静态随机存取存储(SRAM)器件。相反，非易失性存储器件即使在其电源中断时也保持其存储数据。非易失性存储器件可以包括可编程只读存储(PROM)器件、可擦可编程只读存储(EPROM)器件、电可擦可编程只读存储(EEPROM)器件、快闪存储器件等。随着电子产业的发展，愈加需要高度集成的半导体器件。然而，如果利用一般的按比例缩小规则使半导体器件变得高度集成，则可能产生多种问题。例如，随着半导体器件的最小特征尺寸(例如，最小线宽)减小至几十纳米，半导体器件的制造过程中的工艺容限逐渐减小。此外，当半导体器件的最小特征尺寸不断减小时，可能更难优化半导体器件中的各种分立元件(例如，半导体器件中的多种驱动电路和/或存储单元)的特性。
发明内容至少一个实施方式旨在提供一种存储器件。该存储器件可以包括在半导体基板中的下互连，下互连由不同于半导体基板的材料制成；在下互连上的选择元件；以及在选择元件上的存储元件。下互连可以包括金属材料。选择元件的面向下互连的表面可以是非平面的，例如可以是倾斜的。下互连可以直接接触选择元件的面向下互连的表面的整体。选择元件可以包括半导体柱。半导体柱可以包括第一导电类型的上杂质区以及第二导电类型的下杂质区。下杂质区可以包括重掺杂杂质区以及在重掺杂杂质区和上杂质区之间的轻掺杂杂质区。下互连可以包括金属材料。半导体柱的重掺杂杂质区可以直接接触下互连。下互连可以包括接触半导体柱的第一部分以及从第一部分延伸的第二部分，第一部分的厚度不同于第二部分的至少一部分的厚度。第二部分的至少一部分比第一部分厚。存储器件可以包括在半导体柱的侧壁上的绝缘侧壁间隔物，其中第二部分的至少一部分在相邻的侧壁间隔物之间向上延伸。半导体基板可以包括具有存储元件的第一区以及第二区，其中半导体柱的顶表面与第二区的半导体基板的顶表面共面。每个下互连包括接触选择元件的第一部分以及在相邻的第一部分之间的第二部分，第一部分的厚度与第二部分的至少一部分的厚度不同。第二部分的至少一部分可以比第一部分厚。第二部分的至少一部分可以包括空隙。存储器件可以包括填充空隙的另一导电材料。第二部分的底表面可以是三角形。第二部分的顶表面和底表面可以是圆化的。第二部分的顶表面和底表面可以相对于中心平坦部分倾斜。存储元件可以采用可变电阻器。选择元件可以是二极管，例如PN二极管。至少一个实施方式旨在提供一种形成半导体器件的方法。该方法可以包括在半导体基板上的隔离层之间形成半导体柱；在半导体基板中且在半导体柱下面形成底切区域；以及在隔离层之间且在半导体柱之下的底切区域中形成下互连。形成半导体柱可以包括蚀刻半导体基板。形成半导体柱可以包括使用选择性外延生长技术。该方法还可以包括在半导体柱中形成第一导电类型的上杂质区以及在半导体柱中形成第二导电类型的下杂质区。该方法还可以包括在下杂质区中形成重掺杂杂质区，重掺杂杂质区与上杂质区间隔开。形成重掺杂杂质区可以包括在相邻半导体柱之间的开口下面的半导体基板中形成凹槽区域；以及掺杂通过凹槽区域暴露的半导体基板。形成底切区域可以包括蚀刻通过凹槽区域暴露的半导体基板。蚀刻半导体基板可以包括各向异性蚀刻。形成底切区域可以包括在半导体柱下面形成第一底切区域以及在相邻的第一底切区域之间形成第二底切区域，第二底切区域比第一底切区域宽。在底切区域中形成下互连可以包括沉积不同于半导体基板的材料。沉积材料可以包括覆盖半导体柱的暴露区域。沉积材料可以包括共形地沉积所述材料。共形地沉积所述材料可以包括共形地沉积所述材料至使得空隙形成在第二底切区域中的厚度。该方法还可以包括用另一导电材料填充空隙。沉积材料可以包括用所述材料填充底切区域。形成第二底切区域可以包括蚀刻半导体基板以具有多个三角形形状。形成第二底切区域可以包括蚀刻半导体基板以具有相对于中心平坦部分的多个倾斜形状。在底切区域中形成下互连可以包括沉积不同于半导体基板的材料。所述材料可以包括金属材料。沉积材料可以包括覆盖半导体柱的暴露区域。该方法可以包括在半导体柱上形成存储元件。存储元件可以采用可变电阻器。半导体基板可以包括具有存储元件的第一区以及第二区，其中半导体柱的顶表面与第二区的半导体基板的顶表面共面。至少一个实施方式旨在提供一种存储器件，该存储器件可以包括在半导体基板中的下互连；在下互连上的选择元件，选择元件的面向下互连的表面是非平面的；以及在选择元件上的存储元件。下互连可以覆盖选择元件的面向下互连的非平面表面。至少一个实施方式旨在提供一种形成存储器件的方法。该方法可以包括在半导体基板中形成选择元件；在半导体基板中且在选择元件下面形成下互连，下互连由不同于半导体基板的材料制成；以及在选择元件上形成存储元件。形成选择元件可以包括蚀刻半导体基板。形成选择元件可以包括使用选择性外延生长技术。所述材料可以包括金属。对于本领域的普通技术人员来说，通过参考附图详细描述示例性实施方式，特征将变得更加明显，其中图I示出根据一实施方式的半导体器件的框图。图2示出根据一实施方式的半导体器件的存储单元阵列的示意性电路图。图3示出根据一实施方式的半导体器件的单元阵列区的平面图。图4示出沿着图3的线1-1’和11-11’截取的剖面图，用于示出根据一实施方式的半导体器件的单元阵列区和外围电路区。图5示出根据一实施方式的半导体器件的单元阵列区的透视图。图6至图9示出根据本发明构思的一些实施方式的半导体器件的剖面图，并且图6至图9的每一个包括沿着图3的线1-1’和11-11’截取的剖面图。图IOA和图IOB示出根据实施方式的制造半导体器件的方法的工艺流程图。图11至图18示出根据一实施方式的制造半导体器件的方法的各步骤中的透视图。图19至图23示出根据本发明构思的另一实施方式的制造半导体器件的方法中的各步骤的剖面图，并且图19至图23的每一个包括沿着图3的线1-1’和11-11’截取的剖面图。图24示出包括根据实施方式的半导体器件之一的电子系统的框图。具体实施例方式下面，将参考附图更全面地描述本发明构思，在附图中示出了本发明构思的示例性实施方式。本发明构思的优点和特征及其实现方法将通过以下示例性实施方式而变得明显，其中将参考附图更详细地描述以下示例性实施方式。然而，应该注意，本发明构思不限于以下示例性实施方式，而是可以以多种形式实施。因此，示例性实施方式仅被提供用于公开本发明构思并且让本领域的技术人员了解本发明构思的范畴。在图中，本发明构思的实施方式不限于在此提供的特定示例，并且为了清晰起见而被放大。在此使用的术语仅用于描述具体实施方式的目的，而不意欲限制本发明。在此使用时，单数术语“一”和“该”也旨在包括复数形式，除非上下文另外清晰地表示。在此使用时，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。将理解，当一元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到所述另一元件或者可以存在中间元件。类似地，将理解，当一元件诸如层、区域或基板被称为在另一元件“上”时，它能够直接在所述另一元件上，或者可以存在中间元件。相反，术语“直接”指的是不存在中间元件。还将理解，当在此使用时，术语“包括”和/或“包含”表示所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。另外，将关于作为本发明构思的理想示例性视图的剖面图来描述详细说明中的实施方式。因此，示例性视图的形状可以根据制造技术和/或可容许误差而改变。因此，本发明构思的实施方式不限于示例性视图中示出的特定形状，而是可以包括可根据制造工艺产生的其它形状。在图中例示的区域具有一般的性质，并且用于示出元件的特定形状。因而，这不应被解释为限于本发明构思的范围。还将理解，虽然术语第一、第二、第三等可以在此使用以说明不同的元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，一些实施方式中的第一元件可以在其它实施方式中被称为第二元件，而不偏离本发明的教导。在此说明和示出的本发明构思的多个方面的示例性实施方式包括它们的补充对应物。相同的附图标记或相同的参考符号在整个说明书中表示相同的元件。可以使用空间关系术语，例如“在……下面”、“以下”、“下”、“在……上”、“上”、“顶部”、“底部”等，以说明一个元件和/或特征与另一元件(或多个元件)和/或特征(或多个特征)的关系，例如，如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用和/或操作中的不同取向。例如，当图中的装置被翻转时，被描述为在其它元件或特征下和/或下面的元件则可以取向为在所述其它元件或特征上。装置可以以不同的方式取向(旋转90度或其它取向)并且在此使用的空间关系描述语可以被相应地解释。在此使用时，“高度”指的是通常垂直于基板的面的方向。在下文中，虽然根据本发明构思的实施方式的半导体器件是结合相位可变随机存取存储(PRAM)器件描述的，但是本发明构思可同样地应用于采用可变电阻器的存储器件，例如电阻式随机存取存储(RRAM)器件、磁随机存取存储(MRAM)器件或铁电随机存取存储(FRAM)器件。此外，本发明构思可以应用于动态随机存取存储(DRAM)器件、静态随机存取存储(SRAM)器件、可编程只读存储(PROM)器件、可擦可编程只读存储(EPROM)器件、电可擦可编程只读存储(EEPROM)器件、或快闪存储器件。图I示出根据本发明构思的一实施方式的半导体器件的框图。参考图1，根据本发明构思的一实施方式的半导体器件可包括存储单元阵列10和控制存储单元阵列10中的存储单元的外围电路。存储单元阵列10可包括多个存储块BLK0、…和BLKj，并且存储块BLK0、…和BLKj中的每个存储块可包括多条字线、多条位线和多个存储单元。存储单元阵列10可存储数据。控制存储单元的外围电路可包括行解码器20、数据输入与输出(I/O)电路30以及列解码器40。行解码器20可响应地址信息(例如，行解码器20的输入信号)选择存储块BLKO,…和BLKj的其中之一以及被选存储块BLK0、…或BLKj的字线的其中之一。根据操作模式，数据I/O电路30可将信息数据传递到存储单元阵列10中以写入信息数据，或者将存储在存储单元阵列10中的信息数据传递到输出垫(outputpad)以读取信息数据。列解码器40可产生用于选择被选存储块BLK0、…或BLKj的位线中的至少一条位线的信号，并且可以在数据I/O电路30和外部装置(例如，存储控制器)之间提供数据传输路径。外围电路还可以包括逻辑电路和/或电压产生器。图2示出根据本发明构思的一实施方式的半导体器件的存储单元阵列的示意性电路图。参考图2，存储单元阵列可以包括多条字线WL1、…和WLm、多条位线BL1、…和BLn、以及多个存储单元MC。存储单元MC可以分别设置在字线WLl、…和WLm与位线BLl、…和BLn的交叉点处。在一实施方式中，每个存储单元MC可包括彼此串联连接的存储元件Rp和选择元件D。也就是说，各存储元件Rp的第一端可以连接到位线BL1、…和BLn的其中之一，而各存储元件Rp的第二端可以连接到选择元件D的其中之一。此外，各选择元件D的第一端可以连接到字线WL1、…和WLm的其中之一，而各选择元件D的第二端可以连接到存储元件Rp的其中之一。在一实施方式中，每个存储元件Rp可相应于能够根据施加到存储元件Rp的电脉冲信号而改变或切换成至少两种不同电阻状态中的任意一种的可变电阻元件。例如，可变电阻元件可包括相变材料。相变材料可包括两种元素化合物材料(例如，双元化合物材料)、三种元素化合物材料(例如，三元化合物材料)、四种元素化合物材料等等。两种元素化合物材料可包括GaSb层、InSb层、InSe层、Sb2Te3层或GeTe层。三种元素化合物材料可包括GeSbTe层、GaSeTe层、InSbTe层、SnSb2Te4层或InSbGe层。四种元素化合物材料可包括AgInSbTe层、(GeSn)SbTe层、GeSb(SeTe)层、或Te81Ge15Sb2S2层。相变材料可根据其温度而具有表现出相对高的电阻的非晶态或表现出相对低的电阻的多晶或单晶态。通过由于流过相变材料的电流而产生的焦耳热，可以使相变材料的晶相转变。所产生的焦耳热的量可以与相变材料的电阻率和流过相变材料的电流的供应时间成比例。因而，PRAM器件的写操作和读操作可以利用由于焦耳热而发生的相变现象实现。在另一实施方式中，存储元件Rp可以包括钙钛矿化合物材料、过渡金属氧化物材料、磁性材料、铁磁材料、或反铁磁性材料，以代替相变材料。选择元件D可以电连接到字线WL1、…和WLm的其中之一。选择元件D可控制强加至存储元件Rp中的电流的供应。在一实施方式中，选择元件D可以是PN结二极管或PIN结二极管。二极管可具有阳极和阴极。二极管的阳极和阴极可以分别电连接到存储元件Rp的其中之一和字线WL1、…和WLm的其中之一。如果将高于二极管的阈值电压的正向偏压施加到二极管，则二极管可以导通，从而供应电流(例如，编程电流或写电流)到存储元件Rp中。图3示出根据一实施方式的半导体器件的单元阵列的总平面图。图4示出沿着图3的线1-1’和11-11’截取的剖面图，用于示出根据一实施方式的半导体器件的单元阵列区和外围电路区。图5示出根据一实施方式的半导体器件的单元阵列区的透视图。参考图3至图5，可提供半导体基板100，并且半导体基板100可包括单元阵列区CELL和外围电路区PERI。在下文中，半导体基板100可以被称为基板。图4和图5示出根据实施方式的剖面图。参考图3，根据一实施方式的半导体器件可包括布置在单元阵列区CELL的基板100上的下互连150(与图2的字线WLl、…和WLm相应)、与下互连150交叉的上互连190(与图2的位线BLl、…和BLn相应)、以及分别设置在下互连150和上互连190的交叉点处的半导体柱SP。多个存储元件180可以分别设置在半导体柱SP和上互连190之间。每个存储单元180的顶部分和底部分可以分别电连接到至少一个上互连190和至少一个半导体柱SP。下电极175、存储元件180和上互连190可以设置在具有半导体柱SP的基板上。上互连190可以与下互连150相交叉，并且存储元件180可以分别设置在上互连190与下互连150之间的电流路径中。下互连150可以设置在基板100与半导体柱SP之间。在一实施方式中，下互连150可沿第一方向(例如，X轴方向)延伸。在该情形下，每个下互连150可以电连接到沿第一方向布置的一组半导体柱SP。每个下互连150可包括钛氮化物(TiN)层、钽氮化物(TaN)层、鹤氮化物(WN)层、钥氮化物(MoN)层、铌氮化物(NbN)层、TiSiN层、TiAlN层、TiBN层、ZrSiN层、WSiN层、WBN层、ZrAlN层、MoSiN层、MoAlN层、TaSiN层、TaAlN层、钛(Ti)层、钨(W)层、钥(Mo)层、钽(Ta)层、钛硅化物(TiSi)层、钽硅化物(TaSi)层、钛氮氧化物(TiON)层、TiAlON层、钨氮氧化物(WON)层、钽氮氧化物(TaON)层以及导电的碳基化合物层的组中的至少一种。因而，因为下互连150包括金属材料，所以即使包括下互连150的半导体器件按比例缩小，下互连150的电阻的增加也会受到抑制。参考图4，半导体器件还可以包括设置在外围电路区PERI的基板100上的外围电路。外围电路可以包括参考图I描述的行解码器20、数据I/O电路30、以及列解码器40。例如，外围电路区PERI可包括MOS晶体管。外围电路区PERI中的每个MOS晶体管可以包括设置在基板100上的栅电极210、设置在栅电极210和基板100之间的栅绝缘层215、以及分别设置在栅电极210两侧的基板100中的源/漏杂质区220。具体地，半导体基板100可相应于单晶硅基板。替换地，半导体基板100可相应于绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板、或使用选择性外延生长(SEG)技术形成的外延层基板(epitaxiallayeredsubstrate)。在一实施方式中，半导体基板100可以由单晶半导体材料形成。在单晶半导体材料中，所有的晶向和所有的晶面都可以采用与密勒(Miller)指数有关的数学描述来表示。也就是说，半导体基板100(称为半导体晶片)可包括主表面，该主表面具有组成半导体晶片的单晶半导体材料的一族等效晶面的其中之一。在一实施方式中，半导体器件可以在具有该族等效晶面的其中之一的主表面上实现。例如，半导体器件可以在单晶硅基板的具有(100)面取向的主表面上实现。替换地，半导体器件可以在单晶硅基板的具有(110)面取向的主表面上实现。在一实施方式中，多个隔离层110可以设置在基板100中，并且隔离层110可沿第一方向(例如，X轴方向)延伸。也就是说，隔离层110可以布置成在与第一方向相交叉的第二方向(例如，Y轴方向)上彼此间隔开。隔离层110可在平面图中具有线形状。每个隔离层110的下宽度可以小于其上宽度。隔离层110的上宽度可以实质上等于隔离层110之间的间距。隔离层110可以由绝缘材料诸如氧化物材料和/或氮化物材料形成。在一实施方式中，半导体柱SP可包括单晶半导体材料，并且可相应于部分基板IOO0半导体柱SP可以设置在线形的隔离层110之间。因而，两个相邻隔离层110之间的半导体柱SP可以布置成在第一方向(X轴方向)上彼此间隔开。半导体柱SP可包括直接接触隔离层110的第一侧壁以及垂直于第一侧壁的第二侧壁。半导体柱SP的第二侧壁可以用由绝缘材料形成的侧壁间隔物130覆盖。此外，每个半导体柱SP可包括平坦的顶表面和非平面(例如，倾斜)的底表面。详细地，各半导体柱SP的顶表面可包括(100)面，而各半导体柱SP的底表面可包括(111)面、(211)面或(311)面。替换地，各半导体柱SP的顶表面可包括(110)面，而各半导体柱SP的底表面可包括圆化的形状。单元阵列区CELL中的半导体柱SP可相应于部分半导体基板100。因而，半导体柱SP的顶表面可以与外围电路区PERI中的半导体基板100的顶表面共面。在一实施方式中，每个半导体柱SP可包括下杂质区101和与下杂质区101具有相反导电类型的上杂质区103。也就是说，下杂质区101可以掺杂有第一导电类型的杂质，而上杂质区103可以掺杂有与第一导电类型相反的第二导电类型的杂质。例如，下杂质区101可相应于N型杂质区，而上杂质区103可相应于P型杂质区。因而，每个半导体柱SP可以是PN结二极管。替换地，每个半导体柱SP还可以包括在P型杂质区与N型杂质区之间的本征区。也就是说，每个半导体柱SP可相应于PIN结二极管。在一实施方式中，具有第一导电类型的下杂质区101可包括接触上杂质区103的下部轻掺杂杂质区108和接触下互连150的下部重掺杂杂质区109。例如，下部轻掺杂杂质区108可具有大约IxlO14原子/cm3至大约IxlO17原子/cm3的杂质浓度,而下部重掺杂杂质区109可具有大约IxlO17原子/cm3至大约IxlO21原子/cm3的杂质浓度。在一些实施方式中，下部重掺杂杂质区109可以直接接触由金属材料形成的下互连150。在此情形下，可以降低彼此直接接触的由半导体材料形成的下部重掺杂杂质区109与由金属材料形成的下互连150之间的能量势垒(例如，肖特基势垒)，从而减小下互连150与下部重掺杂杂质区109之间的接触电阻。在一实施方式中，掺杂有P型杂质的上杂质区103的掺杂浓度可以高于掺杂有N型杂质的下部轻掺杂杂质区108的掺杂浓度。例如，掺杂有P型杂质的上杂质区103可具有大约IxlO17原子/cm3至大约IxlO21原子/cm3的杂质浓度,而掺杂有N型杂质的下部轻掺杂杂质区108可具有大约IxlO14原子/cm3至大约IxlO17原子/cm3的杂质浓度。因而，即使在将反向偏压施加到从半导体二极管中选择的任意之一时，也可以减小流经所选二极管的漏电流。如上所述，用作选择元件D的半导体二极管可以控制经过存储元件Rp的电流。因为半导体二极管可以在与部分单晶半导体基板100相应的半导体柱SP中实现，所以半导体二极管也可以具有单晶性质。因而，可以显著减少用作选择元件D的半导体二极管的漏电流，从而提高半导体器件的可靠性。在一实施方式中，下互连150可以设置在半导体基板100与半导体柱SP之间，并且每个下互连150可以电连接到在沿第一方向布置的半导体柱SP中形成的半导体二极管。在图4和图5中示出的具体实施方式中，下互连151的顶表面可以直接接触半导体柱SP的倾斜底表面，而下互连151的底表面可以直接接触半导体基板100。在一实施方式中，半导体基板100的接触下互连151的表面可以包括平行于半导体柱SP的顶表面的底部表面(floorsurface)141、从底部表面141的边缘倾斜延伸的倾斜表面143、以及平行于底部表面141且在倾斜表面143的上端之间的台表面(mesasurface)145。半导体基板100的底部表面141可具有(100)面，而半导体基板100的倾斜表面143可具有(111)面。替换地，倾斜表面143可具有(211)面或(311)面。也就是说，每个下互连151可以接触与半导体基板100的表面141和143相应的(100)面、(111)面、(211)面和(311)面的至少之一。特别地，当每个下互连151接触半导体基板100的倾斜表面143时，可以减小下互连151与半导体基板100之间的接触电阻。在一实施方式中，每个下互连151可以包括接触半导体柱SP(例如直接且共形地接触半导体柱SP)的第一部分151a以及在第一部分151a之间的第二部分151b。每个下互连151可以包括在底部表面141上的第三部分151c、在倾斜表面143上的第四部分151d、以及在台表面145上的第五部分151e。第一部分151a的平坦下部区域可以直接接触第五部分151e。下互连151的垂直厚度(例如，下互连151的底表面与顶表面之间的距离)可以随着下互连151的相应部分的位置而改变。例如，位于半导体柱SP下面的下互连151的垂直厚度，例如第一部分151a和第五部分151e的组合垂直厚度，可以小于位于半导体柱之间的下互连151的垂直厚度，如图4和图5所示。替换地，随着半导体器件按比例缩小，下互连151可具有均匀的厚度。在一实施方式中，下互连151的第二部分151b可以向上延伸到半导体柱SP之间的区域中。在该情形下，下互连151的第二部分151b的延伸部可以通过覆盖半导体柱SP侧壁的侧壁间隔物130而与半导体柱SP绝缘。空隙(void)V可以局部地形成在第二部分151b与第三部分151c和第四部分151d之间。此外，下互连151可以设置在隔离层110之间并且可以沿第一方向延伸。此外，每个下互连151的两个侧壁可以直接接触隔离层110。也就是说，下互连151可以实质上平行于隔离层110，并且下互连151的线宽可以实质上等于隔离层110之间的间距。下互连151可以包括金属材料，并且可以直接接触半导体柱SP的下部重掺杂杂质区109。在一实施方式中，每个下互连151可以包括导电的金属氮化物层、导电的金属氮氧化物层、金属层、和导电的碳基化合物层中的至少之一。在一实施方式中，下电极175可具有柱形状。然而，下电极175可以以能够减小其水平截面面积的各种形式实施。例如，每个下电极175可具有三维结构，诸如U形结构、L形结构、空心圆筒形结构、环形结构或杯形结构。欧姆图案165可以设置在下电极175与半导体柱SP之间。欧姆图案165可以减小下电极175与半导体柱SP之间的接触电阻。例如，每个欧姆图案165可以包括金属硅化物材料，例如钛硅化物层、钴硅化物层、钽硅化物层或钨硅化物层。如图4和图5所示，存储元件180可具有线形状以与下互连151交叉，类似于上互连190。存储元件180可以通过下电极175电连接到半导体柱SP。替换地，存储元件180可以二维地布置成行和列，类似于下电极175。也就是说，存储元件180可以分别设置在半导体柱SP上。在一实施方式中，存储元件180可以包括与硫族元素化合物相应的、包含碲(Te)和硒(Se)的至少之一的相变材料。例如，每个存储元件180可以包括Ge-Sb-Te层、As-Sb-Te层、As-Ge-Sb-Te层、Sn-Sb-Te层、Ag-In-Sb-Te层、In-Sb-Te层、5A族元素-Sb-Te层、6A族元素-Sb-Te层、5A族元素-Sb-Se层、6A族元素-Sb-Se层、Ge-Sb层、In-Sb层、Ga-Sb层、或掺杂的Ge-Sb-Te层。掺杂的Ge-Sb-Te层可以掺杂有碳(C)、氮(N)、硼(B)、铋(Bi)、硅(Si)、磷(P)、铝(Al)、镝(Dy)或钛(Ti)。替换地，每个存储元件180可以包括钙钛矿化合物材料、过渡金属氧化物材料、磁性材料、铁磁材料或反铁磁性材料，以代替相变材料。图6至图9示出根据本发明构思的一些实施方式的半导体器件的剖面图。图6至图9中的每个包括沿着图3的线1-1’和11-11’截取的剖面图。图4、图6、图7、图8和图9的实施方式之间的差别与其中的下互连之间的差别有关，如通过表示这些下互连的不同附图标记所显示的。图6至图9中的实施方式的下互连中均没有空隙。为了清晰起见，将不重复图4的实施方式与图6至图9的实施方式之间的其它类似元件。例如，下互连相对于隔离层110的配置可以在所有的实施方式中均相同。在图6至图8示出的实施方式中，单元阵列区CELL中的每个半导体柱SP可以相应于一部分基板100，并且可具有(100)面或(I10)面的顶表面。半导体柱SP的顶表面可以与外围电路区PERI中的半导体基板100的顶表面共面。外围电路区PERI中的半导体基板100的顶表面也可以具有(100)面或(110)面。半导体柱SP的底表面可以位于比外围电路区PERI中的半导体基板100的顶表面低的水平位置。在图6和图7所示的实施方式中，半导体基板100可以相应于具有(100)面的主表面(例如，顶表面)的单晶娃基板。在图6中，下互连152可以接触晶体硅基板的(100)面、(111)面、(211)面或(311)面。此外，半导体柱SP的倾斜底表面可具有(111)面、(110)面、(211)面或(311)面。参考图6，单元阵列区CELL中的下互连152可以直接接触半导体柱SP的底表面，并且可以沿第一方向延伸。每个下互连152可以包括接触半导体柱SP的第一部分152a以及在第一部分152a之间的第二部分152b。第一部分152a的垂直厚度可以不同于第二部分152b的垂直厚度。例如，第二部分152b的顶表面和底表面可以相对于中心平坦部分倾斜，倾斜表面连接第一部分152a的最小厚度和第二部分152b的最大厚度。参考图7，下互连153可以包括第一部分153a和具有尖楔形状的第二部分153b。这是因为倾斜表面具有单晶娃基板100的(111)面。第一部分153a的垂直厚度可以不同于第二部分153b的垂直厚度。例如，第二部分153b的底表面可以倾斜到一点，即，具有三角形形状，而第二部分153b的顶表面可具有中心平坦部分，倾斜表面连接第一部分153a的最小厚度和第二部分153b的最大厚度。参考图8,半导体基板100可以相应于具有(110)面的平坦顶表面的单晶娃基板，并且每个下互连154可具有圆化顶表面和圆化底表面。下互连154的圆化底表面可以直接接触半导体基板100的圆化顶表面。半导体基板100的每个圆化顶表面可具有凹槽形状或凹形。下互连154可以包括第一部分154a和第二部分154b。第一部分154a的垂直厚度可以不同于第二部分154b的垂直厚度。例如，第二部分154b的顶表面和底表面可以相对于平坦的中心部分圆化，圆化的倾斜表面连接第一部分154a的最小厚度和第二部分154b的最大厚度。参考图9，半导体柱SP可以相应于使用选择性外延生长技术形成在单晶半导体基板100上的外延层。半导体二极管可以在由外延层形成的半导体柱SP中实现，并且由金属材料形成的下互连155可以设置在半导体二极管下面，如参考图3至图5所述。每个下互连155可以包括接触半导体柱SP的第一部分155a以及在第一部分155a之间的第二部分155b。第一部分155a的垂直厚度可以不同于第二部分155b的垂直厚度。例如，第二部分155b的顶表面和底表面可以相对于平坦的中心部分倾斜，倾斜表面连接第一部分155a的最小厚度和第二部分155b的最大厚度。外围电路区PERI中的半导体基板100的顶表面可以位于比半导体柱SP的顶表面低的水平位置。〈制造方法〉图IOA和图IOB示出根据本发明构思的实施方式的制造半导体器件的方法的工艺流程图。参考图10A，根据本发明构思的一实施方式的制造半导体器件的方法可以包括形成半导体二极管(S10)、形成下互连(S20)、形成存储元件(S30)、以及形成上互连(S40)。在一实施方式中，每个半导体二极管可以包括两个端子。两个端子中的一个端子是P型半导体材料，而另一个端子是N型半导体材料。例如，半导体二极管可以是PN二极管，该PN二极管包括彼此接触的P型半导体材料和N型半导体材料以具有冶金结。替换地，半导体二极管可以是PIN二极管，该PIN二极管还包括在P型半导体材料和N型半导体材料之间的本征材料。在一实施方式中，半导体二极管可以在包括单晶半导体材料(例如，单晶硅材料)的半导体柱中实现。半导体柱可以通过图案化单晶半导体基板而形成。替换地，半导体柱可以使用选择性外延生长技术形成。参考图10B，形成下互连(S20)可以包括形成暴露具有半导体柱(例如，半导体二极管)的半导体基板的预定区域的开口(S100);在开口中形成侧壁间隔物(S200);形成与开口交叉的底切区域(S300);以及在底切区域中形成下互连(S400)。下互连可以由金属材料形成，并且可以电连接到半导体二极管的下部分。底切区域可以暴露半导体柱的下部分，并且每个下互连可以连接到一些半导体柱的下部分。连接到半导体柱的上部分的存储元件可以在形成下互连之后形成，并且上互连可以形成在存储元件上。上互连可以形成为与下互连交叉。在下文中，将参考图11至图18更详细地描述根据本发明构思的一实施方式的制造半导体器件的方法。图11至图18示出根据一实施方式的制造半导体器件的方法中的各步骤的透视图。参考图11，可以在半导体基板100中形成隔离层110。半导体基板100可以相应于单晶硅基板。替换地，半导体基板100可相应于绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板、或使用选择性外延生长(SEG)技术形成的外延层基板。在一实施方式中，半导体基板100可以由单晶半导体材料形成。半导体基板100可以相应于包括一主表面的晶片，该主表面具有组成半导体晶片的单晶半导体材料的一族等效晶面中的一个面取向。例如，半导体基板100可以相应于具有(100)面的主表面的单晶娃基板。替换地，半导体基板100可以相应于具有(110)面的主表面的单晶娃基板。在一实施方式中，隔离层110可以形成在半导体基板100中，以具有沿第一方向(例如，X轴方向)延伸的线形状。因而，线图案105可被限定在隔离层110之间，并且线图案也可以沿第一方向延伸。形成隔离层110可以包括在半导体基板100中形成沟槽；以及用绝缘材料填充沟槽。具体地，形成沟槽可以包括形成暴露半导体基板100的预定区域的掩模图案(未示出);以及利用掩模图案作为蚀刻掩模而各向异性地蚀刻半导体基板100。在一实施方式中，沟槽可以形成为具有沿第一方向延伸的线形状。沟槽可形成为具有下宽度和上宽度，并且沟槽的下宽度因为各向异性蚀刻工艺的特性而可小于沟槽的上宽度。用绝缘材料填充沟槽可以包括在具有沟槽的基板上形成绝缘层；以及平坦化绝缘层。绝缘层可以利用显示出优良的台阶覆盖(stepcoverage)的沉积技术沉积。隔离层110可以由具有优良的间隙填充特性的绝缘材料形成。例如，隔离层110可以由硼磷硅酸盐玻璃(BPSG)层、高密度等离子体(HDP)氧化物层、未掺杂的硅酸盐玻璃(USG)层或聚硅氮烷(polysilazane)层形成。在形成隔离层110之前或之后，可以在半导体基板100中形成上杂质区103和下杂质区101。具体地，下杂质区101可具有与上杂质区103相反的导电类型。例如，上杂质区103可以通过将P型杂质注入半导体基板100中形成，而下杂质区101可以通过将N型杂质注入半导体基板100中形成。在该情形下，N型杂质的离子注入能量可以高于P型杂质的离子注入能量。因而，上杂质区103可以形成为接触下杂质区101的顶表面。在一实施方式中，上杂质区103的垂直厚度(沿Z轴方向)可以小于下杂质区101的垂直厚度。在一实施方式中，上杂质区103中P型杂质的掺杂浓度可以大于下杂质区101中N型杂质的掺杂浓度。例如，上杂质区103可以形成为具有大约IxlO17原子/cm3至大约IxlO21原子/cm3的P型杂质浓度，而下杂质区101可以形成为具有大约IxlO14原子/cm3至大约IxlO17原子/cm3的N型杂质浓度。杂质区101和103的杂质浓度和深度可以不限于以上描述。也就是说，杂质区101和103可以被设计成具有与以上描述不同的其它杂质浓度和深度。参考图12，具有线图案105的半导体基板100可以被图案化以形成开口125。具体地，与隔离层Iio交叉的掩模图案120可以形成在具有线图案105的基板上。在一实施方式中，掩模图案120的宽度(沿Y轴方向)可以实质上等于隔离层110的宽度。掩模图案120可以由硅基材料形成。例如，掩模图案120可以由硅氮氧化物(SiON)层、娃氧化物(SiO2)层、娃氮化物(Si3N4)层、娃碳氮化物(SiCN)层和多晶娃层中的任意一种形成。替换地，掩模图案120可以由碳基旋涂硬掩模(SOH)层、硅基旋涂硬掩模(SOH)层或非晶碳层形成。使用掩模图案120和隔离层110作为蚀刻掩模，半导体基板100(例如，线图案105)可以被各向异性地蚀刻以形成设置在相邻隔离层110之间的多个开口125。开口125的深度可以小于参考图11描述的沟槽的深度(例如，隔离层110的垂直厚度)。也就是说，开口125的底表面可以位于比隔离层110的底表面高的水平位置(沿Z轴方向)。开口125可以暴露隔离层110的部分上侧壁。由于开口125，可以形成多个突起图案107。突起图案107可以包括接触隔离层110的第一侧壁以及通过开口125暴露的第二侧壁。突起图案107可以通过隔离层110和开口125而在空间上彼此分离。因而，突起图案107可以二维地布置成行和列。每个突起图案107可以包括上杂质区103和下杂质区101。也就是说，PN二极管或PIN二极管可以分别设置在突起图案107中。参考图13，侧壁间隔物130可以形成在突起图案107的通过开口125暴露的第二侧壁上。具体地，形成侧壁间隔物130可以包括在具有开口125的基板100的整个表面上沉积间隔物层；以及各向异性地蚀刻间隔物层。因而，侧壁间隔物130可以覆盖突起图案107的第二侧壁以及通过开口125暴露的隔离层110的侧壁。也就是说，侧壁间隔物130可以覆盖开口125的内壁，并且可以保护包括下杂质区101和上杂质区103的突起图案107。间隔物层可以包括硅氧化物材料、硅氮化物材料和/或硅氮氧化物材料。参考图14，可以在突起图案107下面的半导体基板100中形成第一导电类型(例如，N型)的下部重掺杂杂质区109。具体地，下部重掺杂杂质区109可以通过以相对高的剂量将第一导电类型的杂质注入到开口125下面的半导体基板100中并且使第一导电类型的杂质在半导体基板100中扩散而形成。例如，下部重掺杂杂质区109可以使用快速气相掺杂方法、等离子体掺杂方法或低能注入方法形成。在一实施方式中，下部重掺杂杂质区109可以形成在相邻隔离层110之间的半导体基板100中以及突起图案107下面的半导体基板100中。此外，通过使第一导电类型的杂质扩散，下部重掺杂杂质区109可以形成为横跨突起图案107下面的半导体基板100。更详细地，形成下部重掺杂杂质区109可以包括在由侧壁间隔物130围绕的开口125下面形成凹槽区域135;以及使用等离子体掺杂工艺以第一导电类型的杂质掺杂通过凹槽区域135暴露的半导体基板。凹槽区域135可以通过使用侧壁间隔物130作为蚀刻掩模而各向异性地蚀刻半导体基板100形成。根据等离子体掺杂工艺，通过凹槽区域135暴露的半导体基板100可以掺杂有在工艺腔室中产生的等离子体中存在的杂质离子。此外，根据等离子体掺杂工艺，以大约O.02KeV至大约20KeV的超低能量，将杂质离子注入到半导体基板100中至大剂量。此外，在等离子体掺杂工艺期间，可通过调整施加到半导体基板100的偏压而增加朝向半导体基板100加速的杂质的掺杂能量。因而，如果采用等离子体掺杂工艺来形成下部重掺杂杂质区109，则下部重掺杂杂质区109可以成功地形成在突起图案107下面，而没有对于突起图案107的任何损坏。在一实施方式中，下部重掺杂杂质区109可以使用采用PH3、PF3、AsH3*AsF5作为杂质源材料的等离子体掺杂工艺形成。下部重掺杂杂质区109可具有大约IxIO17原子/cm3至大约IxlO21原子/cm3的N型杂质浓度。在等离子体掺杂工艺之后，具有下部重掺杂杂质区109的基板可以被退火，以激活下部重掺杂杂质区109中的杂质离子。因此，因为经过凹槽区域135供应通过等离子体掺杂工艺产生的杂质离子，所以下部重掺杂杂质区109可以形成在凹槽区域135旁边和下面的半导体基板100中。因而，下部重掺杂杂质区109可以形成为横跨突起图案107下面的区域并且沿第一方向延伸。在形成下部重掺杂杂质区109之后，下部轻掺杂杂质区108可以被限定在上杂质区103和下部重掺杂杂质区109之间。每个下杂质区101可以包括顺序堆叠的下部重掺杂杂质区109和下部轻掺杂杂质区108。参考图15，可以在突起图案107下面形成底切区域140。底切区域140形成为使突起图案107与半导体基板100垂直地分离。底切区域140可以通过垂直地且横向地蚀刻由突起图案107之间的凹槽区域135暴露的半导体基板100而形成。在一实施方式中，底切区域140可以形成为穿过沿第一方向布置的突起图案107下面的区域。底切区域140可以通过蚀刻与位于突起图案107下面的半导体基板100相应的下部重掺杂杂质区109而形成。更详细地，底切区域140可以通过使用隔离层110、掩模图案120和侧壁间隔物130作为蚀刻掩模各向同性和/或各向异性地蚀刻半导体基板100形成。因而，底切区域140可以从突起图案107之间的凹槽区域135朝向突起图案107下面的区域横向延伸。底切区域140可以暴露突起图案107的下部重掺杂杂质区109。也就是说，底切区域140可以通过与突起图案107分离的被蚀刻半导体基板100的顶表面和分离的突起图案的底表面限定。分离的突起图案可以相应于半导体柱SP。因而，每个半导体柱SP可以包括顺序堆叠的下部重掺杂杂质区109、下部轻掺杂杂质区108和上杂质区103。底切区域140可以实质上平行于隔离层110，并且可以部分地暴露与其相邻的隔离层110的侧壁。由于底切区域140的形成，半导体柱SP可以与半导体基板100垂直地间隔开。换言之，半导体柱SP可以从半导体基板100垂直地分离，并且可以稳定地浮置在底切区域140上。这是因为半导体柱SP可以由隔离层110支撑。因为半导体柱SP设置在隔离层110之间并且直接接触隔离层110的侧壁，所以隔离层110可以防止半导体柱SP倒塌。因为半导体柱SP与半导体基板100间隔开，所以形成在半导体柱SP中的半导体二极管可以表现出优良的电特性。在一实施方式中，半导体基板100可以包括具有(100)面的顶表面的娃基板。在该情形下，底切区域140可以通过各向异性地湿法蚀刻半导体基板100形成。各向异性的湿法蚀刻工艺可以相应于结晶学蚀刻工艺。在结晶学蚀刻工艺中，半导体基板的蚀刻速度可根据暴露于蚀刻化学反应的表面的晶面和晶向而改变。这种结晶学蚀刻工艺可以使用羟基蚀刻剂或乙二胺焦儿茶酚(EDP)型蚀刻剂执行。详细地，对硅基板的结晶学蚀刻工艺可以使用包括氢氧化钾(KOH)溶液、氢氧化钠(NaOH)溶液、氢氧化铵(NH4OH)溶液或四甲基氢氧化氨(TMAH)溶液的蚀刻剂执行。例如，当氢氧化铵(NH4OH)溶液被用于蚀刻具有(100)面的顶表面的硅基板时，结晶学蚀刻工艺可以表现出对(111)面的蚀刻速度最慢并且对(100)面的蚀刻速度最快的蚀刻性质。因而，如果使用氢氧化铵(NH4OH)溶液执行蚀刻工艺，则通过底切区域140暴露的表面可具有(111)的面取向。使用上述各向异性湿法蚀刻工艺形成的底切区域140可以通过与突起图案(图14的107)分离的被蚀刻半导体基板100的顶表面以及半导体柱SP的倾斜底表面限定。被蚀刻半导体基板100的顶表面可包括平坦的底部表面141以及从底部表面141的边缘倾斜延伸的倾斜表面143。在该情形下，平坦的底部表面141和倾斜表面143之间的角度可以小于180度。更详细地，当半导体基板100具有(100)面的顶表面时，被蚀刻半导体基板100的底部表面141可具有(100)的面取向，而被蚀刻半导体基板100的倾斜表面143可具有(111)、(211)或(311)的面取向。此外，半导体柱SP的倾斜底表面可具有(100)、(111)、(211)或(311)的面取向。每个半导体柱SP的底表面可以根据半导体柱SP之间的距离而包括平行于底部表面141的平坦表面。通过底切区域140暴露的被蚀刻半导体基板100的顶表面可根据凹槽区域135的深度而具有不同的面取向。此外，凹槽区域135越深，被蚀刻半导体基板100的顶表面越尖锐。也就是说，被蚀刻半导体基板100的顶表面可以形成为仅具有倾斜表面而没有底部表面(图15的141)。例如，通过底切区域140暴露的被蚀刻半导体基板100的顶表面可以形成为仅具有(111)面的倾斜表面，如图7所示。在另一实施方式中，半导体基板100可以相应于具有(110)面的顶表面的娃基板。在该情形下，底切区域140可以通过使用隔离层110、掩模图案120和侧壁间隔物130作为蚀刻掩模、各向同性地湿法蚀刻通过凹槽区域135暴露的半导体基板100而形成。如果将各向同性的湿法蚀刻工艺应用到通过凹槽区域135暴露的半导体基板100，则半导体基板100可以被各向同性地蚀刻,而与半导体基板100的暴露表面的面取向无关。此外,各向同性的湿法蚀刻工艺可以使用包括氢氟(HF)酸溶液、硝酸(HNO3)溶液和乙酸(CH3COOH)溶液中的至少一种的化学溶液作为蚀刻剂执行。如果底切区域140使用各向同性的湿法蚀刻工艺形成，则被蚀刻半导体基板100的顶表面可具有圆化的形状，如图8所示。替换地，如果半导体柱SP之间的距离减小，则被蚀刻半导体基板100的顶表面可具有平坦形状。在底切区域140的形成期间，被蚀刻半导体基板100的表面和半导体柱SP的底表面可能被损坏，例如，可具有缺陷。因而，在形成底切区域140之后，可以使用臭氧(O3)和氢氟(HF)酸对包括底切区域140的基板应用清洁工艺。参考图16，可以在底切区域140中形成下互连150。下互连150可以由金属材料形成。下互连150可以包括在半导体柱SP下面的部分150a以及在半导体柱SP之间的部分150b。具体地，形成下互连150可以包括在开口125和底切区域140中沉积金属层；以及移除隔离层110上的金属层，以形成在与第一方向交叉的第二方向(例如，Y轴方向)上彼此分离的下互连150。使用上述方法形成的下互连150可以直接接触半导体柱SP的底表面。下互连150可以通过隔离层110彼此电绝缘。在一实施方式中，金属层可以使用物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、电子束蒸发工艺或脉冲激光沉积工艺沉积来沉积。当使用沉积工艺形成下互连150时，可以将工艺气体供应到开口125和底切区域140中。因而，金属层可以在底切区域140和开口125的内壁上形成为均匀的厚度。此外，金属层的厚度可以等于或大于开口125的宽度的一半。在一实施方式中，如果底切区域140的垂直厚度(例如，在Z方向上的距离)随着位置而不同，则每个下互连150可在其中具有空的空隙(V)。也就是说，在半导体柱SP的底表面的中心区域下面的底切区域140的垂直厚度可小于与半导体柱SP之间的开口125邻近的底切区域140的垂直厚度。因而，空隙V可局部地形成在开口125下面以及半导体柱SP的边缘下面。替换地，底切区域140可以被金属层完全填充，如图6至图9所示。在一实施方式中，金属层可以包括导电的金属氮化物材料、导电的金属氮氧化物材料、金属材料和导电的碳基化合物材料中的至少一种。例如，每个下互连150可包括钛氮化物(TiN)层、钽氮化物(TaN)层、钨氮化物(WN)层、钥氮化物(MoN)层、铌氮化物(NbN)层、TiSiN层、TiAlN层、TiBN层、ZrSiN层、WSiN层、WBN层、ZrAlN层、MoSiN层、MoAlN层、TaSiN层、TaAlN层、钛(Ti)层、钨(W)层、钥(Mo)层、钽(Ta)层、钛硅化物(TiSi)层、钽硅化物(TaSi)层、钛氮氧化物(TiON)层、TiAlON层、钨氮氧化物(WON)层、钽氮氧化物(TaON)层以及一组导电的碳基化合物层中的至少一种。因而，因为下互连150可以由金属材料形成，所以即使包括下互连150的半导体器件按比例缩小，下互连150的电阻的增加也会受到抑制。在形成下互连150期间，如果开口125的宽度变小，则在半导体柱SP的底表面上沉积金属材料之前金属材料可以填满开口125。也就是说，在成功地形成将位于每个底切区域140上的半导体柱SP电连接的金属层之前，可以用金属层填满开口125。在该情形下，用于形成金属层的工艺气体不能经过开口125被引入底切区域140中。因而，用于形成金属层的工艺可以包括交替地且重复地执行的沉积工艺和各向异性蚀刻工艺。换言之，用于形成金属层的工艺可以包括用于在底切区域140和开口125中形成金属层的沉积工艺以及用于蚀刻开口125中的金属层的各向异性蚀刻工艺。在一实施方式中，形成在第二方向上彼此分离的下互连150可以包括使用毯式各向异性的蚀刻工艺诸如回蚀刻工艺来移除沉积在隔离层110上的金属层。当使用各向异性的蚀刻工艺形成下互连150时，可以移除填充每个开口125的部分金属层。也就是说，使金属层凹入，从而使得下互连150的最高表面位于比半导体柱SP的顶表面低的水平位置。底切区域140中的每个下互连150可以形成为具有根据其位置而不同的厚度，如图16所示。也就是说，每个下互连150可以包括在半导体柱SP下面的第一部分150a以及在第一部分150a之间的第二部分150b。第一部分150a的厚度可以不同于第二部分150b的厚度。参考图17，可以移除掩模图案120，并且被掩埋图案160可以形成为填充下互连150上的开口125。被掩埋图案160可以形成在通过开口125暴露的下互连150上。被掩埋图案160可以通过在包括下互连150的基板上沉积填充开口125的填充绝缘层以及平坦化填充绝缘层和掩模图案120直到暴露半导体柱SP的顶表面而分别形成在开口125中。填充绝缘层可以包括高密度等离子体(HDP)氧化物层和/或旋涂玻璃(SOG)层。参考图18,可以在包括被掩埋图案160和半导体柱SP的基板上形成层间电介质层170和穿透层间电介质层170以接触半导体柱SP的下电极175。在一实施方式中，形成下电极175可以包括形成穿透层间电介质层170以暴露半导体柱SP的接触孔；以及在接触孔中埋入导电材料。在一实施方式中，在接触孔中形成导电材料之前，可在接触孔的内壁上形成绝缘间隔物(未示出)。如果绝缘间隔物形成在接触孔的内壁上，则下电极175可以形成为具有小于光刻技术的分辨极限的宽度。埋入接触孔中的下电极175可具有柱形状。在另一实施方式中，下电极175可以以能够减小其水平截面面积的各种形式实施。例如，每个下电极175可具有三维结构，诸如U形结构、L形结构、空心圆筒形结构、环形结构或杯形结构。在形成层间电介质层170之前，可以分别在半导体柱SP的顶表面上形成欧姆图案165。具体地,每个欧姆图案165可以包括金属娃化物材料,诸如钛娃化物层、钴娃化物层、钽硅化物层或钨硅化物层。更详细地，欧姆图案165可以通过沉积覆盖半导体柱SP的顶表面的金属层、对具有金属层的基板应用硅化工艺以及去除未反应的金属而形成。随后，参考图3，可以在下电极175上形成存储元件180和上互连190。在一实施方式中，存储元件180可以形成为分别电连接到下电极175。也就是说，存储元件180可以二维布置，并且每个上互连190可以电连接到沿与下互连150交叉的方向布置的存储元件180。在另一实施方式中，存储元件180可以延伸为平行于上互连190。也就是说，存储元件180和上互连190可以形成为与下互连150交叉。在一实施方式中，每个存储元件180可以包括具有可变电阻特性的至少一种材料。可变电阻材料的电阻可以随着经过可变电阻材料的电流而改变。例如，每个存储元件180可以包括相变材料图案，诸如硫族元素化合物材料。相变材料图案可以通过在具有下电极175的基板上沉积相变材料层以及图案化相变材料层而形成。相变材料图案可以形成为分别连接到下电极175。相变材料层可以由Ge-Sb-Te层、As-Sb-Te层、As-Ge-Sb-Te层、Sn-Sb-Te层、Ag-In-Sb-Te层、In-Sb-Te层、5A族元素-Sb-Te层、6A族元素-Sb-Te层、5A族元素-Sb-Se层、6A族元素-Sb-Se层、Ge-Sb层、In-Sb层、Ga-Sb层、或掺杂的Ge-Sb-Te层形成。掺杂的Ge-Sb-Te层可以掺杂有碳(C)、氮(N)、硼(B)、铋(Bi)、硅(Si)、磷(P)、铝(Al)、镝(Dy)或钛(Ti)。相变材料层可以使用物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺形成。替换地，每个存储元件180可以包括钙钛矿化合物材料、过渡金属氧化物材料、磁性材料、铁磁材料或反铁磁材料，以代替相变材料。每个上互连190可以由包含金属元素的氮化物材料、包含金属元素的氮氧化物材料、碳(C)材料、钛(Ti)材料、钽(Ta)材料、TiAl材料、锆(Zr)材料、铪(Hf)材料、钥(Mo)材料、铝(Al)材料、Al-Cu层、Al-Cu-Si材料、铜(Cu)材料、钨(W)材料、TiW材料和钨硅化物(WSix)材料中的至少一种形成。包含金属元素的氮化物材料可以包括钛氮化物(TiN)层、钽氮化物(TaN)层、钨氮化物(WN)层、钥氮化物(MoN)层、铌氮化物(NbN)层、TiSiN层、TiAlN层、TiBN层、ZrSiN层、WSiN层、WBN层、ZrAlN层、MoSiN层、MoAlN层、TaSiN层和TaAlN层中的至少一种。包含金属元素的氮氧化物材料可以包括钛氮氧化物(TiON)层、TiAlON层、钨氮氧化物(WON)层和钽氮氧化物(TaON)层中的至少一种。在上互连190和相变材料图案之间可以形成阻挡金属层(barriermetallayer)。在下文中，将参考图19至图23描述根据本发明构思的另一实施方式的制造半导体器件的方法。图19至图23示出根据本发明构思的另一实施方式的制造半导体器件的方法中的各步骤的剖面图，并且图19至图23的每一个包括沿着图3的线1-1’和11-11’截取的剖面图。当前的实施方式在半导体柱的形成方法方面不同于上述实施方式。也就是说，根据当前实施方式的半导体器件的半导体柱可以使用选择性外延生长(SEG)工艺形成。参考图19，可以在具有单元阵列区CELL和外围电路区PERI的半导体基板100上形成层间电介质层115。单元阵列区CELL中的层间电介质层115可以被图案化以形成穿透层间电介质层115的孔H。孔H可以布置成矩阵形式。在一实施方式中，可以在孔H的侧壁上形成侧壁间隔物117。侧壁间隔物117可以由相对于层间电介质层115具有蚀刻选择性的材料形成。在形成层间电介质层115之前，可以分别在单元阵列区CELL的半导体基板100中以及外围电路区PERI的半导体基板100上形成隔离层110和MOS晶体管200。每个MOS晶体管200可包括在半导体基板100上的栅电极210、在栅电极210和半导体基板100之间的栅绝缘层215、以及位于栅电极210两侧的源/漏区220。因而，层间电介质层115可以形成为覆盖外围电路区PERI中包括MOS晶体管200的外围电路。参考图20，可以分别在孔H中形成外延层E。外延层E可以使用采用通过孔H暴露的半导体基板100作为籽晶层的选择性外延生长(SEG)工艺形成。随后，N型杂质被弓I入孔中的外延层E的下部分中，由此形成下杂质区101。P型杂质被引入孔中的外延层E的上部分中，由此形成上杂质区103。替换地，N型杂质和P型杂质可以在选择性外延生长(SEG)工艺期间顺序地引入，由此同时形成杂质区101和103以及外延层E。也就是说，包括下杂质区101和上杂质区103的外延层E可以使用原位掺杂工艺形成。每个外延层E中的下杂质区101和上杂质区103可以组成半导体二极管。参考图21,可以在外延层E和层间电介质层115上形成掩模图案120。外延层E可以被掩模图案120覆盖，并且掩模图案120可以形成为具有二维地布置的开口。掩模图案120中的开口可以暴露在平行于第一方向的每行中布置的外延层E之间的层间电介质层115。也就是说，掩模图案120可以形成为具有网形状。替换地，掩模图案120中的开口可以在与第一方向交叉的第二方向上横向延伸。也就是说，开口可以形成为具有线形状。层间电介质层115可以使用掩模图案120作为蚀刻掩模被蚀刻，由此形成从掩模图案120中的开口向下延伸的开口125，从而暴露半导体基板100的部分顶表面。随后，可以使用参考图14描述的相同方法在外延层E下面形成下部重掺杂杂质区109。下部重掺杂杂质区109可以通过以高剂量将第一导电类型的杂质注入到通过开口125和/或侧壁间隔物117暴露的半导体基板100中以及使第一导电类型的杂质在半导体基板100中扩散而形成。更详细地，形成下部重掺杂杂质区109可以包括在由侧壁间隔物117围绕的开口125下面形成凹槽区域，以及使用等离子体掺杂工艺、以第一导电类型的杂质掺杂由凹槽区域暴露的半导体基板100，如参考图14描述的。参考图22，可以使用与参考图15描述的相同方法形成横跨位于外延层E下面的区域的底切区域140。也就是说，底切区域140可以通过各向异性地和/或各向同性地蚀刻通过凹槽区域暴露的半导体基板100而形成。底切区域140可以通过与外延层E垂直地分离的被蚀刻半导体基板100的顶表面以及外延层E的底表面而限定。底切区域140可以暴露在外延层E的下部分中形成的下部重掺杂杂质区109。此外，底切区域140可以实质上平行于隔离层110。底切区域140可以暴露隔离层110的部分侧壁。参考图23，金属材料可以被引入底切区域140中以在底切区域140中形成下互连150，如参考图16所述。底切区域140中的下互连150可以形成为具有随着其相应部分的位置而不同的厚度。这是由于底切区域140的形状。此外，下互连150可以通过隔离层110而彼此分离。随后，可在层间电介质层115和外延层E上形成图9所示的下电极175、存储元件180和上互连190。图24示出包括根据本发明构思的实施方式的半导体器件之一的电子系统的框图。包括根据本发明构思的实施方式的半导体器件之一的电子系统1000可以相应于应用芯片组(applicationchipset)、照相机图像处理器、个人数字助理(PDA)、膝上型计算机、便携式计算机、上网本(webtablet)、无线电话、移动电话、数字音乐播放器、用于无线或电缆通信的电子产品、或包括其至少两种的组合电子产品中的其中之一。参考图24，电子系统1000可以包括半导体存储单元1300、中央处理器(CPU)1500、用户接口1600、电源单元1700和系统总线1450。半导体存储单元1300、中央处理器(CPU)1500、用户接口1600和电源单元1700中的至少两个可以通过系统总线1450彼此通信。半导体存储单元1300可以包括根据上述实施方式的半导体器件1100(例如，半导体存储器件，诸如PRAM器件)和存储控制器1200。半导体存储器件1100可以经过存储控制器1200存储通过中央处理器(CPU)1500处理的数据或者通过用户接口1600产生的数据。半导体存储器件1100可以组成用作半导体盘驱动器的固态盘(SSD)。在该情形下，可以显著提高电子系统1000的操作速度。根据以上阐述的实施方式，设置在半导体基板和半导体二极管之间的下互连由金属材料形成。因而，即使包括下互连的半导体器件按比例缩小，也可以抑制下互连的电阻增加。此外，因为通过图案化单晶半导体基板而形成半导体二极管，所以可以显著减少半导体二极管中的晶体缺陷。因而，可以改善半导体二极管的电特性，从而提高半导体器件的可靠性。虽然已经参考示例性实施方式描述了本发明构思，但是对于本领域的技术人员来说显然地是，可以进行各种改变和变形而不脱离本发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因而，本发明构思的范围将由权利要求书及其等效物的最宽可允许解释确定，而不会受前述描述约束或限制。在此已经公开了实例性实施方式，并且虽然采用了专用术语，但是它们可以仅被以一般性和描述性的意义使用和解释而不用于限制目的。在一些情况下，由于对于提交本申请所属的领域内的普通技术人员来说可能是显然的，关于特定实施方式描述的特征、特性、和/或元件可以单独地使用或者可以与关于其它实施方式描述的特征、特性、和/或元件一起结合使用，除非另外地特别指出。因此，本领域的技术人员将理解，可以进行形式和细节的各种变化，而不脱离由权利要求书所阐述的本发明的精神和范围。在此通过引用整体结合2011年6月7日向韩国知识产权局提交的、发明名称为“半导体器件及其制造方法”的第10-2011-0054447号韩国专利申请。权利要求1.一种存储器件，包括在半导体基板中的下互连，所述下互连由不同于所述半导体基板的材料制成；在所述下互连上的选择元件；以及在所述选择元件上的存储元件。2.根据权利要求I所述的存储器件，其中所述下互连包括金属材料。3.根据权利要求I所述的存储器件，其中所述选择元件的面向所述下互连的表面是非平面的。4.根据权利要求3所述的存储器件，其中所述选择元件的面向所述下互连的所述表面是倾斜的。5.根据权利要求3所述的存储器件，其中所述下互连直接接触所述选择元件的面向所述下互连的所述表面的整体。6.根据权利要求I所述的存储器件，其中所述选择元件包括半导体柱。7.根据权利要求6所述的存储器件，其中所述半导体柱包括第一导电类型的上杂质区以及第二导电类型的下杂质区。8.根据权利要求7所述的存储器件，其中所述下杂质区包括重掺杂杂质区以及在所述重掺杂杂质区和所述上杂质区之间的轻掺杂杂质区。9.根据权利要求8所述的存储器件，其中所述下互连包括金属材料。10.根据权利要求9所述的存储器件，其中所述半导体柱的所述重掺杂杂质区直接接触所述下互连。11.根据权利要求6所述的存储器件，其中所述下互连包括接触所述半导体柱的第一部分以及从所述第一部分延伸的第二部分，所述第一部分的厚度不同于所述第二部分的至少一部分的厚度。12.根据权利要求11所述的存储器件，其中所述第二部分的所述至少一部分比所述第一部分厚。13.根据权利要求11所述的存储器件，还包括在所述半导体柱的侧壁上的绝缘侧壁间隔物，其中所述第二部分的至少一部分在相邻的侧壁间隔物之间向上延伸。14.根据权利要求6所述的存储器件，其中所述半导体基板包括具有所述存储元件的第一区以及第ニ区，其中所述半导体柱的顶表面与所述第二区的所述半导体基板的顶表面共面。15.根据权利要求I所述的存储器件，其中每个所述下互连包括接触所述选择元件的第一部分以及在相邻的第一部分之间的第二部分，所述第一部分的厚度不同于所述第二部分的至少一部分的厚度。16.根据权利要求15所述的存储器件，其中所述第二部分的所述至少一部分比所述第一部分厚。17.根据权利要求16所述的存储器件，其中所述第二部分的所述至少一部分包括空隙。18.根据权利要求17所述的存储器件，还包括填充所述空隙的另ー导电材料。19.根据权利要求15所述的存储器件，其中所述第二部分的底表面是三角形。20.根据权利要求15所述的存储器件，其中所述第二部分的顶表面和底表面是圆化的。21.根据权利要求15所述的存储器件，其中所述第二部分的顶表面和底表面相对于中心平坦部分傾斜。22.根据权利要求I所述的存储器件，其中所述存储元件采用可变电阻器。23.根据权利要求I所述的存储器件，其中所述选择元件是ニ极管。24.根据权利要求23所述的存储器件，其中所述ニ极管是PNニ极管。全文摘要本发明提供一种存储器件。所述存储器件包括在半导体基板中的下互连，所述下互连由不同于半导体基板的材料制成；在下互连上的选择元件；以及在选择元件上的存储元件。文档编号H01L27/24GK102820299SQ20121018685公开日2012年12月12日申请日期2012年6月7日优先权日2011年6月7日发明者李宰圭,徐基晳,尹泰应申请人:三星电子株式会社