专利名称：一种具有复合栅介质结构的SiC VDMOS器件的制作方法
技术领域：
本发明属于功率半导体器件技术领域，涉及双扩散金属氧化物半导体场效应管(DMOS)器件结构,尤其是一种具有复合栅介质结构的碳化娃(SiC) DMOS器件。
背景技术：
碳化硅(SiC)作为近年来备受关注的一种宽禁带 导体材料，由于具有宽禁带、高临界击穿电场、高热导率、高电子饱和漂移速度等优异物理特性，从而在高温、大功率、高频、强辐照领域有着广阔的应用前景。与氮化镓(GaN)等宽禁带半导体材料相比，SiC材料可以通过热氧化直接生成二氧化硅(SiO2),该优点使SiC成为制作大功率MOSFET器件的理想材料。常规SiC DMOS器件结构如图I所示，器件栅介质为Si02。但由于SiC/Si02界面存在大量陷阱，从而导致SiC DMOS器件低沟道迁移率和严重的栅介质可靠性问题。针对这个问题，目前国际上最常用的方法是在一氧化氮(NO)或是一氧化二氮(N2O)气氛中进行栅氧化或是退火的方法来去除界面处的炭残留物，从而减少界面陷阱，提高器件反型层沟道迁移率和栅介质可靠性。但是这种方法在减少界面态的同时，增加了固定电荷，从而引起SiC DMOS器件阈值电压的漂移。另一方面，由于SiC和SiO2介电常数的不同，根据高斯定律，氧化物中的电场强度大约是SiC中的3倍。通常认为SiC材料接近氧化层处的临界击穿电场为2MV/cm，因此氧化层中的电场强度高达6MV/cm，从而引起半导体材料和栅金属向栅介质注入电子，产生 Fowler-Nordheim (FN)隧穿电流，导致介质时变击穿(time-dependent dielectricbreakdown，TDDB)，使SiCDMOS器件面临非常严重的栅介质可靠性问题。而对于Si MOSFET器件来说，由于Si材料本身的临界击穿电场比SiC材料低一个量级，因此栅介质中的电场强度不大，栅介质可靠性问题并不明显。由于栅介质中的电场强度与介电常数成反比，而且影响栅介质可靠性的FN隧穿电流与介质中的电场强度成正比，因此采用高介电常数(high-k)的介质材料来替换目前使用的栅介质SiO2，从而降低介质层中的电场强度，抑制FN隧穿电流，提高栅介质的可靠性。high-k栅介质SiC DMOS器件结构如图2所示。但由于high_k栅介质的介电击穿电场、导带/价带偏移量比SiO2小，单独使用high-k栅介质会降低栅介质的击穿电压。因此国外研究者提出多层栅介质结构的SiC DMOS器件，如图3所示。首先在SiC表面热生长一层SiO2,随后在SiO2层上淀积一层high-k栅介质。该多层栅介质结构一方面通过SiO2介质提供足够高的导带偏移量，另一方面通过high-k介质减小FN隧穿电流。但是由于表面离子注入后的缺陷比较多，因此在沟道注入区的Si02/SiC界面仍然存在大量陷阱态，这不仅降低了沟道迁移率，同时大量的SiC/Si02界面陷阱与高场诱生陷阱一起形成FN隧穿电流，这种栅结构只能部分缓解FN隧穿电流导致的栅介质击穿。
发明内容
本发明的目的在于提供一种具有复合栅介质结构的SiC VDMOS器件，该器件能够有效减小器件的FN隧穿电流，提高栅介质的长期可靠性。本发明的核心思想是在传统SiC VDMOS器件结构中引入复合栅介质结构，主要根据栅介质层下不同区域的电场强度和缺陷密度的不同，采用分区电场调制的思想，在缺陷密度比较大的的低电场区域使用high-k栅介质，在高电场区域使用SiO2栅介质，从而降低栅介质中的电场强度，减少FN隧穿电流，提高栅介质的可靠性。本发明的技术方案如下一种具有复合栅介质结构的SiC VDMOS器件，其元胞结构如图4所示，包括金属栅电极I、多晶硅栅2、栅介质、金属源电极5、碳化硅N+源区6、碳化硅P+接触区7、碳化硅P-base区8、碳化硅f漂移区9、碳化硅N+衬底10、金属漏电极11 ;元胞从下往上依次是金属漏电极11、碳化硅N+衬底10、碳化硅N_漂移区9 ;在碳化硅N ■漂移区9顶部两侧分别具有一个碳化娃P-base区8,每个碳化娃P-base区8中具有相互独立但彼此接触的碳化娃N+源区6和碳化硅P+接触区7 ;元胞表面两侧是与碳化硅N+源区6和碳化硅P+接触区7都接触的金属源电极5,元胞表面中间是与碳化娃N+源区6、碳化娃P-base区8和碳化娃N ~ 漂移区9都接触的栅介质；栅介质表面是多晶硅栅2，多晶硅栅2表面是金属栅电极I。所述栅介质为复合栅介质结构，由高介电常数(high-k)栅介质3和SiO2栅介质4复合而成。其中SiO2栅介质4覆盖于两个碳化硅P-base区8之间的碳化硅N_漂移区9表面，即器件的JFET区表面；而高介电常数栅介质3覆盖于两个碳化硅P-base区8的表面，即器件的沟道区表面。所述高介电常数栅介质3的介电常数高于SiO2的介电常数。本发明的工作原理本发明提供的具有复合栅介质结构的SiC VDMOS器件，根据栅介质下不同区域的电场强度的不同和缺陷密度的不同，采用分区电场调制的思想在高缺陷密度、低电场的沟道区采用high-k栅介质，从而避免了采用Si02/SiC界面导致的大量陷阱态，显著降低了 FN隧穿电流的影响，同时由于沟道注入区的电场强度比较小，因此削弱了导带/价带偏移量比较小导致的栅介质击穿电压的降低；而在低缺陷密度、高电场的JFET区采用SiO2栅介质(JFET区域由外延形成，没有进行离子注入，表面质量好，Si02/SiC界面态比较低)，SiO2介质能够提供足够高的导带偏移量，从而避免了栅介质的提前击穿。
图I是传统的SiC VDMOS器件结构示意图。图2是high-k栅介质SiC VDMOS器件结构示意图。图3是多层栅介质SiC VDMOS器件结构示意图。图4是本发明提供的一种复合栅介质SiC VDMOS器件结构示意图。图5是本发明提供的一种复合栅介质SiC VDMOS器件结构的一种扩展结构的示意图。图I至图5中1是金属栅电极、2是多晶硅栅、3是高介电常数(high-k)栅介质，4是SiO2栅介质、5是金属源电极、6是碳化硅N+源区、7是碳化硅P+接触区、8是碳化硅P-base区、9是碳化娃N漂移区、10是碳化娃N+衬底、11是金属漏电极。
具体实施方式
为了使本发明所要解释的技术方案以及本发明的优越性更加清楚明白，下面结合附图，对本发明的具体实施方式
加以详细说明。此处所描述的具体实施方式
仅用于解释本发明，并不用于限定本发明。一种具有复合栅介质结构的SiC VDMOS器件，其元胞结构如图4所示，包括金属栅电极I、多晶硅栅2、栅介质、金属源电极5、碳化硅N+源区6、碳化硅P+接触区7、碳化硅P-base区8、碳化硅N ~漂移区9、碳化硅N+衬底10、金属漏电极11 ;元胞从下往上依次是金属漏电极11、碳化娃N+衬底10、碳化娃N_漂移区9 ;在碳化娃N ~漂移区9顶部两侧分别具有一个碳化娃P-base区8,每个碳化娃P-base区8中具有相互独立但彼此接触的碳化硅N+源区6和碳化硅P+接触区7 ;元胞表面两侧是与碳化硅N+源区6和碳化硅P+接触区7都接触的金属源电极5，元胞表面中间是与碳化硅N+ 源区6、碳化硅P-base区8和碳化硅N_漂移区9都接触的栅介质；栅介质表面是多晶硅栅2，多晶硅栅2表面是金属栅电极I。所述栅介质为复合栅介质结构，由高介电常数(high-k)栅介质3和SiO2栅介质4复合而成。其中SiO2栅介质4覆盖于两个碳化娃P-base区8之间的碳化娃N_漂移区9表面，即器件的JFET区表面；而高介电常数栅介质3覆盖于两个碳化硅P-base区8的表面，即器件的沟道区表面。所述高介电常数栅介质3的介电常数高于SiO2的介电常数。上述技术方案中，所述复合栅介质结构可以有不同的实施方式。比如一、首先在两个碳化硅P-base区8之间的碳化硅N_漂移区9表面(即器件的JFET区表面)沉积SiO2栅介质4，然后在两个碳化硅P-base区8的表面(即器件的沟道区表面)沉积高介电常数栅介质3。二、首先在两个碳化硅P-base区8之间的碳化硅N _漂移区9表面(即器件的JFET区表面)沉积SiO2栅介质4，然后在两个碳化硅P-base区8的表面(即器件的沟道区表面)以及SiO2栅介质4表面沉积高介电常数栅介质3 (如图5所示)。三、首先在在两个碳化硅P-base区8的表面(即器件的沟道区表面)沉积高介电常数栅介质3，然后在两个碳化硅P-base区8之间的碳化硅N_漂移区9表面(即器件的JFET区表面)以及高介电常数栅介质3表面沉积SiO2栅介质4。以上三种方式均能够实现所述复合栅介质结构，对SiC VDMOS器件的效果没有明
显的差异。
权利要求
1.一种具有复合栅介质结构的SiCVDMOS器件,其兀胞结构包括金属栅电极(I)、多晶硅栅(2)、栅介质、金属源电极(5)、碳化硅N+源区(6)、碳化硅P+接触区(7)、碳化硅P-base区(8)、碳化硅N _漂移区(9)、碳化硅N+衬底(10)、金属漏电极(11);元胞从下往上依次是金属漏电极(11)、碳化硅N+衬底(10)、碳化硅N_漂移区(9);在碳化硅N-漂移区(9)顶部两侧分别具有一个碳化娃P-base区(8),每个碳化娃P-base区(8)中具有相互独立但彼此接触的碳化硅N+源区(6)和碳化硅P+接触区(7);元胞表面两侧是与碳化硅N+源区(6)和碳化硅P+接触区(7)都接触的金属源电极(5)，元胞表面中间是与碳化硅N+源区(6)、碳化硅P-base区(8)和碳化硅N-漂移区(9)都接触的栅介质；栅介质表面是多晶硅栅(2)，多晶硅栅(2 )表面是金属栅电极(I); 其特征在于，所述栅介质为复合栅介质结构，由高介电常数栅介质(3)和SiO2栅介质(4)复合而成；其中SiO2栅介质(4)覆盖于两个碳化娃P-base区(8)之间的碳化娃N _漂移区(9)表面，即器件的JFET区表面；而高介电常数栅介质(3)覆盖于两个碳化硅P-base区(8)的表面，即器件的沟道区表面；所述高介电常数栅介质(3)的介电常数高于SiO2的介电常数。
2.根据权利要求I所述的具有复合栅介质结构的SiCVDMOS器件，其特征在于，所述高介电常数栅介质(3)材料为Hf02、Si3N4、TiO2、Al2O3或ZrO2。
3.根据权利要求I或2所述的具有复合栅介质结构的SiCVDMOS器件，其特征在于，所述复合栅介质结构的实现方式为首先在两个碳化硅P-base区(8)之间的碳化硅N _漂移区(9)表面，即器件的JFET区表面积SiO2栅介质(4)，然后在两个碳化硅P-base区(8)的表面，即器件的沟道区表面沉积高介电常数栅介质3。
4.根据权利要求I或2所述的具有复合栅介质结构的SiCVDMOS器件，其特征在于，所述复合栅介质结构的实现方式为首先在两个碳化硅P-base区(8)之间的碳化硅N _漂移区(9)表面，即器件的JFET区表面沉积SiO2栅介质(4)，然后在两个碳化硅P-base区(8)的表面，即器件的沟道区表面以及SiO2栅介质(4)表面沉积高介电常数栅介质(3)。
5.根据权利要求I或2所述的具有复合栅介质结构的SiCVDMOS器件，其特征在于，所述复合栅介质结构的实现方式为首先在在两个碳化硅P-base区(8)的表面，即器件的沟道区表面沉积高介电常数栅介质(3 )，然后在两个碳化硅P-base区(8 )之间的碳化硅N _漂移区(9)表面，即器件的JFET区表面以及高介电常数栅介质(3)表面沉积SiO2栅介质(4)。
全文摘要
一种具有复合栅介质结构的SiC VDMOS器件，属于功率半导体器件技术领域。本发明根据栅介质下不同区域的电场强度的不同和缺陷密度的不同，采用分区电场调制的思想在高缺陷密度、低电场的沟道区采用high-k栅介质，从而避免了采用SiO2/SiC界面导致的大量陷阱态，显著降低了FN隧穿电流的影响，同时由于沟道注入区的电场强度比较小，因此削弱了导带/价带偏移量比较小导致的栅介质击穿电压的降低；而在低缺陷密度、高电场的JFET区采用SiO2栅介质(JFET区域由外延形成，没有进行离子注入，表面质量好，SiO2/SiC界面态比较低)，SiO2介质能够提供足够高的导带偏移量，从而避免了栅介质的提前击穿。
文档编号H01L29/51GK102779852SQ20121024853
公开日2012年11月14日 申请日期2012年7月18日 优先权日2012年7月18日
发明者孙鹤, 张波, 王向东, 邓小川, 饶成元 申请人:电子科技大学