专利名称：制作具有局部互连金属电极的mim 电容器的方法及相关结构的制作方法
技术领域：
本发明大体上涉及半导体领域。更具体地，本发明涉及半导体芯片中电容器的制作领域。
背景技术：
金属-绝缘体-金属(MM)电容器已被广泛用于半导体芯片上集成模拟和复合信号电路的制作。MIM电容器通常包括位于形成MIM电容器的电极的底部和顶部金属板之间的MM电容器电介质。通常在后段制程(BEOL)处理期间在半导体芯片上制作MM电容器。例如，可通过使用用于底部和顶部MIM电容器电极的专用金属层制作传统的MIM电容器，并且通常利用专用电介质层作为顶部和底部电极之间的MM电容器电介质。在传统方法中，在BEOL处理期间，在半导体芯片的金属化层之间可用的未使用空间中另外制作MIM电容器。然而，在BEOL处理期间使用形成MM电容器电介质和底部和顶部MM电容器电极所需的专用电介质和金属层会需要多个处理步骤，以及需要在互补金属氧化物半导体(CMOS)工艺流程中通常使用的那些掩模之外的掩模，这会不良地提高制作成本。此外，虽然本质上期望制作具有高电容密度的M頂电容器，但是将该MM电容器放置在其中形成有源器件的器件层之上的金属化层之间会对器件性能产生不利影响，例如影响CMOS逻辑器件的速度。因而，需要通过提供一种能够取得更高的电容密度同时适合标准CMOS制作材料和工艺流程的MIM电容器，以克服传统技术中的缺点和不足。
发明内容
本申请提供了一种制作具有局部互连金属电极的金属-绝缘体-金属(MM)电容器的方法和相关结构，基本上如结合至少一个附图示出和/或描述的，在权利要求中更完整地阐述的。本发明的一个方面，提供了一种在半导体芯片中制作金属-绝缘体-金属(MM)电容器的方法，所述方法包括在位于所述半导体芯片的第一金属化层下的器件层之上形成底部电容器电极；在所述底部电容器电极之上形成的层间阻挡电介质之上形成顶部电容器电极；所述顶部电容器电极由用于连接形成在所述器件层中的器件的局部互连金属形成。优选地，所述底部电容器电极由形成在所述器件层之上的栅极金属层形成。优选地，所述局部互连金属包括钨。优选地，所述局部互连金属包括铜。优选地，所述局部互连金属被用于连接形成在所述器件层中的所述器件的源极/漏极接触。优选地，所述层间阻挡电介质包括氮化硅。优选地，形成所述底部电容器电极包括在形成于所述器件层中的隔离区之上形成所述底部电容器电极。优选地，还包括在所述第一金属化层中、所述顶部电容器电极之上形成金属板，所述金属板被连接至所述底部电容器电极以提供增大的电容密度。优选地，所述MIM电容器取得大于约1. 5fF/ μ m2的电容密度。优选地，所述MM电容器取得大于约2. OfF/ μ m2的电容密度。本发明的另一方面，提供了一种半导体芯片中的金属-绝缘体-金属(MM)电容器，所述MIM电容器包括底部电容器电极，在位于所述半导体芯片的第一金属化层下的器件层之上；顶部电容器电极，在形成于所述底部电容器电极之上的层间阻挡电介质之上；所述顶部电容器电极包括用于连接形成在所述器件层中的器件的局部互连金属。优选地，所述底部电容器电极由形成在所述器件层之上的栅极金属层形成。优选地，所述局部互连金属包括钨。优选地，所述局部互连金属包括铜。优选地，所述局部互连金属用于连接形成于所述器件层中的所述器件的源极/漏极接触。 优选地，所述层间阻挡电介质包括氮化硅。优选地，所述底部电容器电极形成在所述器件层中形成的隔离区之上。 优选地，所述MM电容器还包括形成在所述第一金属化层中、所述顶部电容器电极之上的金属板，所述金属板被连接至所述底部电容器电极以提供增大的电容密度。优选地，所述MM电容器取得大于约1. 5fF/ μ m2的电容密度。优选地，所述MM电容器取得大于约2. OfF/ μ m2的电容密度。
图1为示出根据本发明实施方式的用于制作具有局部互连金属电极的金属-绝缘体-金属(MM)电容器的方法的流程图。图2Α示出与图1流程图中的初始步骤对应的包括根据本发明实施方式处理的半导体芯片的一部分的横截面图。图2Β示出包括与图1流程图中的中间步骤对应的包括根据本发明实施方式处理的半导体芯片的一部分的横截面图。图2C示出与图1中流程图中的中间步骤对应的包括根据本发明实施方式处理的半导体芯片的一部分的横截面图。图2D示出与图1中的流程图中的中间步骤对应的包括根据本发明实施方式处理的半导体芯片的一部分的横截面图。图2Ε示出第一金属层形成和图形化后的包括根据本发明另一实施方式的具有局部互连金属电极的MIM电容器的半导体芯片的横截面图。图3示出第一金属层形成和图形化后的包括根据本发明实施方式的具有局部互连金属电极的MM电容器的半导体芯片的横截面图。
具体实施例方式本申请涉及一种制作具有局部互连金属电极和相关结构的金属-绝缘体-金属(MIM)电容器的方法。虽然关于特定实施方式描述本发明，但是由本文所附权利要求限定的本发明的原理显然可以超出本文所描述的本发明具体实施方式
而应用。此外，在本发明的说明中，为了不模糊本发明的发明方面，省略了某些细节。所省略的细节属于本领域内技术人员的常识。 本申请中的附图及其详细说明仅涉及本发明的示例性实施方式。为了保持简明，在本申请中未明确描述并且附图也未明确示出使用本发明的原理的本发明的其他实施方式。应明白，除非另外指出，否则附图中的类似或相应元件都由类似或相应的参考标号指出。此外，本申请的附图和图解基本都不按比例，并且无意符合实际的相对尺寸。图1示出根据本发明实施方式的制作具有局部互连金属电极的MM电容器的方法的流程图100。流程图100中对于本领域普通技术人员来说显而易见的某些细节和特征已被省略。例如，现有技术中已知的步骤可由一个或多个子步骤构成或可包括特定的设备或材料。流程图100中所示的步骤110至140足以描述本发明的一个实施方式；然而，本发明的其他实施方式可利用与流程图100中所示的那些步骤不同的步骤，并且可包括更多或更少的步骤。注意，流程图100中所示的处理步骤在先于步骤110处理过的半导体芯片的一部分上执行，在其他特征中，该半导体芯片可包括衬底，诸如IV族半导体衬底；器件层，诸如在该衬底上形成的包括硅或锗的层；以及隔离区，诸如浅沟槽隔离(STI)区。在图2A至图2D中分别示出的结构210至240分别示出执行流程图100的步骤110至140的结果。例如，结构210示出处理步骤110后的半导体结构，结构220示出处理步骤120后的半导体结构210，结构230示出处理步骤130后的半导体结构220，结构240示出处理步骤140后的半导体结构230。现在参考图2A，图2A的结构210示出完成图1中的流程图100的步骤110后的包括器件层202的半导体芯片201的一部分。在半导体芯片201中，例如能够作为包括硅或锗的外延层的器件层202包括场效应晶体管(FET)区域203和MM电容器区域204。FET区域203和MIM电容器区域204为分别指定用于形成FET和MIM电容器的器件层202的区域。如图2A中所示，根据本实施方式，器件层202的FET区域203包括源极/漏极区205a和205b，MM电容器区域204包括隔离区208，其例如可以是在器件层202中形成的STI区。隔离区208可以包含二氧化硅(SiO2)或用于形成隔离区208的任何其他合适的电介质材料。注意，虽然图2A中未明确不出，但是半导体芯片201的器件层202位于第一金属化(metallization)层(诸如提供布线金属化的半导体芯片201的“Ml”层)以下。描述形成第一金属化层后处于制作阶段的本发明的实施方式的图2E和图3示出半导体芯片201内的器件层202和第一金属化层的相对位置。继续参考图2A，并进一步参考流程图100，在图1中，流程图100的步骤110包括在半导体芯片201的器件层202之上由栅极金属形成底部电容器电极214b，以及在底部电容器电极214b之上形成层间阻挡电介质216。如图2A中所示，底部电容器电极214b，以及金属栅极214a、栅极电介质层206a和206b以及绝缘主体212形成在层间电介质211中。例如，层间电介质211可包括具有约200埃(200 A )至约2000人厚的SiO2或氮化硅(Si3N4)层，而绝缘主体212可包含Si02、Si3N4或任何其他合适的电介质材料。根据图2A中所示的实施方式，金属栅极214a和底部电容器电极214b分别形成在栅极电介质层206a和206b之上。如图2A所不，栅极电介质层206a位于器件层202的FET区域203之上，而栅极电介质层206b被设置在MM电容器区域204中的隔离区208之上。栅极电介质层206a和206b可以以相同的栅极电介质材料同时形成。例如,适于用作在FET区域203中制作的η沟道FET (NFET)或ρ沟道FET (PFET)器件的栅极电介质的高介电常数(高K )栅极电介质层可被用于形成各栅极电介质层206a和206b。也就是说，栅极电介质层206a和206b例如可包含诸如氧化铪(HfO2)、氧化锆(ZrO2)等的金属氧化物。此外，栅极电介质层206a和206b可以例如通过利用物理汽相沉积(PVD)工艺、化学汽相沉积(CVD)工艺或其他合适的沉积工艺将诸如HfO2或ZrO2的高κ的电介质材料沉积在器件层202之上。 另外，底部电容器电极214b可以与金属栅极214a同时形成，并且金属栅极214a和底部电容器电极214b可以由相同的栅极金属形成。在一个实施方式中，金属栅极214a和底部电容器电极214b可以包括适合用作NFET栅极的栅极金属。例如，金属栅极214a和底部电容器电极214b每种都可以包括钽(Ta)、氮化钽(TaN)、氮化钛(TiN)或其他适合用于NFET栅极的栅极金属。可选地，当金属栅极214a被制作为PFET的部分时，金属栅极214a和底部电容器电极214b例如可以包含适于用作PFET栅极的栅极金属，诸如钥(Mo)、钌(Ru)、碳氮化钽(TaCN)。金属栅极214a和底部电容器电极214b例如可以通过利用PVD工艺、CVD工艺或其他沉积工艺，例如在栅极电介质层206a和206b之上沉积厚度从约200人至约2000 A的栅极金属层而形成。注意，虽然本适时方式示出底部电容器电极214b形成在栅极电介质层206b之上,但是在一些实施方式中，可省略栅极电介质层206b,底部电容器电极214b可形成在隔离区208之上。如图2A中进一步示出，层间阻挡电介质216形成在层间电介质211、绝缘主体212、金属栅极214a以及底部电容器电极214b之上。叠加在底部电容器电极214b上的层间阻挡电介质216可包括具有几百埃厚的相对薄的Si3N4或SiO2层，例如形成为层间电介质211、绝缘主体212、金属栅极214a以及底部电容器电极214b之上的覆盖层。流程图100的步骤110的结果由图2A中的结构210示出。继续到图1中的步骤120，参考图2B中的结构220，流程图100的步骤120包括在形成于器件层202中的晶体管源极/漏极区之上形成第一局部互连金属主体。如图2B所示，步骤120对应于局部互连金属主体222的形成。如图2B中进一步所示，第一局部互连金属主体222位于邻近金属栅极214a的源极/漏极区205b之上并且与其接触。从图2B中应明白，源极/漏极区205a和205b以及金属栅极214a形成在器件层202的FET区域203中。因此，可以理解，晶体管包含金属栅极214a以及源极/漏极区205a和205b，使得源极/漏极区205a和205b用作晶体管源极/漏极区。此外，第一局部互连金属主体222可被实施为用作包括金属栅极214a和源极/漏极区205a和205b的晶体管的源极/漏极接触(contact)ο第一局部互连金属主体222由第一局部互连金属形成。为了本申请的目的，特征“局部互连金属”涉及这样的金属用于形成于器件层202中的两个或多个器件之间的短距离连接，以及促进通过一个或更多通路将该器件垂直连接至诸如布线金属化层的叠加第一金属化层。局部互连金属例如可包含铜(Cu)，或诸如钨(W)的难熔金属。因此，例如第一局部互连金属主体222可包含铜或钨，并且例如可通过适当地图形化层间阻挡电介质216和层间电介质211而形成。在可以包括掩模步骤和蚀刻步骤的图形化工艺期间，层间阻挡电介质216的一部分和层间电介质211的相应部分可以被去除以暴露源极/漏极区205b。然后，第一局部互连金属主体222可形成在通过使用任何适当的沉积技术产生的开口中。流程图100的步骤120的结果由图2B中的结构220示出。移到图1中的步骤130，参考图2C中的结构230，流程图100的步骤130包括在层间阻挡电介质216之上形成层间电介质232 ;以及蚀刻层间电介质232以分别形成用于源极/漏极连接和顶部电容器电极的窗口 234a和234b。在一个实施方式中，层间电介质232可包括与层间电介质211相同的电介质材料，因此可包括例如具有约200 A至约2000A厚的覆盖SiO2或Si3N4层。例如，层间电介质232可以通过使用CVD工艺或其他沉积工艺在层间阻挡电介质216和第一局部互连金属主体222之上沉积诸如SiO2的电介质材料层而形成。例如，窗口 234a和234b可通过适当地图形化层间电介质232而形成。在该可包括掩模步骤和蚀刻步骤的图形化工艺期间，层间电介质232的部分可被去除以打开用于形成源极/漏极连接的窗口 234a，以及打开用于形成顶部电容器电极的窗口 234b。注意，与形成第一局部互连金属主体222结合使用的蚀刻工艺(其包括蚀穿层间阻挡电介质216和层间电介质211)不同，作为步骤130的部分执行的蚀刻将层间阻挡电介质216作为蚀刻终止表面处理。因此，在执行步骤130后，窗口 234a暴露第一局部互连金属主体222的顶部表面，而窗口 234b暴露在底部电容器电极214b之上形成的层间阻挡电介质216的一部分。流程图100的步骤130的结果由图2C中的结构230示出。继续到图1中的步骤140，参考图2D中的结构240，流程图100的步骤140包括使用第二局部互连金属形成源极/漏极连接244a和顶部电容器电极244b。如图2D中所示，执行步骤140，在第一局部互连金属主体222之上产生与第一局部互连金属主体222电接触的源极/漏极连接244a，其中第一局部互连金属主体222用作包括金属栅极214a和源极/漏极区205a和205b的晶体管的源极/漏极接触。注意，源极/漏极连接244a可被形成，以便将用作源极/极 漏区205b的源极/极漏接触的第一局部互连金属主体222连接至在半导体芯片201中形成的其他器件的源极漏极接触。另外，执行步骤140产生顶部电容器电极244b，其形成在底部电容器电极214b之上，并且通过层间阻挡电介质216与底部电容器电极214b分离。例如，顶部电容器电极244b可以与源极/漏极连接244a同时形成，并且可以使用相同的局部互连金属形成，该局部互连金属可包括Cu或诸如W的难熔金属。而且，例如，源极/漏极连接244a和顶部电容器电极2Mb可被形成为具有基本上相同的厚度，诸如从约200 A至约2000人的厚度范围。流程图100的步骤140的结果由图2D中的结构240示出。现在参考图2E，结构200E示出第一布线金属化层形成和图形化后的根据本发明实施方式的半导体芯片201的横截面图，其包括具有局部互连金属顶部电容器电极244b的MM电容器242。除了参照图2A、2B、2C和2D所描述的特征之外，图2E中的结构200E被不出为包括另外的层间电介质层252、254和256、由第三局部互连金属形成的局部互连金属主体258a和258b、接触通路272a、272b、272c以及272d (下文中为“接触通路272a至272d”)、第一金属化段270以及隔离主体260。例如，层间电介质252、254和256可包括诸如SiO2或Si3N4的适当电介质材料的覆盖层。在一个实施方式中，层间电介质252、254和256可包括分别与层间阻挡电介质216和层间电介质211对应的交替层。也就是说，在一个实施方式中，包括层间电介质211、层间阻挡电介质216和层间电介质232、252、254和256的层间电介质叠层可包括交替的SiO2和Si3N4层。
由第三局部互连金属形成的局部互连金属主体258a和258b可被用于提供用于将MM电容器242的金属栅极214a和底部电容器电极214b连接至第一金属化段270的栅极金属接触。用于将MM电容器242的金属栅极214a、源极/漏极区205b、底部电容器电极214b以及顶部电容器电极244b连接至第一金属化段270的垂直接触可以通过以下方法形成在层间电介质252、254和256中如本领域中已知的，在层间电介质252、254和256中蚀刻各个接触通路272a至272d，并且以钨或其他金属或金属叠层填充接触通路272a至272d。例如，第一金属化段270可包括诸如铝或铜的金属，并且可通过以本领域中已知的方式在层间电介质252、254和256之上沉积和图形化第一金属化层而形成。
如上所述，“局部互连金属”涉及用于在器件层202中形成的两个或多个器件之间形成短距离连接，以及促进将该器件通过一个或更多通路垂直连接至叠加第一金属化层的金属。例如在一个实施方式中，第一、第二和第三局部互连金属可在特定的技术节点起特定功能的作用。例如，在20. O纳米(20nm)节点,第一和第二局部互连金属,诸如分别用于形成第一局部互连金属主体222和源极/漏极接触244a的那些局部互连金属，通常可被用于中段制程(MEOL)处理中，以为形成于器件层202中的器件提供源极/漏极连接。然而，根据本发明的实施方式，那些第一和第二局部互连金属中的至少一个(例如，用于形成源极/漏极连接244a的第二局部互连金属)可附加地被有利地用于制作顶部电容器电介质244b。此夕卜，由于由适合在制作金属栅极214a的过程中使用的栅极金属制作底部电容器电极214b，所以可进一步有利地补充(recruit)第三局部互连金属用作底部电容器电极接触，其中，第三局部互连金属通常在MEOL处理中被基本上排外它地在20. O纳米(20nm)节点用作在器件层202中形成的器件的栅极接触，例如，用于形成局部互连金属主体258a和258b的第三局部互连金属。
另外,如图2E中所不,MIM电容器242位于被图形化以形成第一金属化段270 (例如，在后段制程(BEOL)处理期间形成的半导体芯片201的第一布线金属化层)的第一金属化层和器件层202之间。因此，MM电容器242的下和上电容器都形成在半导体芯片中的第一金属层之下。此外，通过利用底部MIM电容器电极的栅极金属以及利用顶部MIM电容器电极的局部互连金属，用于形成MIM电容器242的实施方式的工艺适合高级工艺技术的高K金属栅极工艺，诸如20nm和更小的互补金属氧化物半导体(CMOS)工艺技术。同样地，与在BEIL处理期间在半导体芯片中的金属化层之间形成的传统MIM电容器相比，通过使MIM电容器242位于器件层202的MM电容器区域204之上，本发明的MM电容器242的实施方式能够提供比约2. O毫微法拉/平方微米(fF/ μ m2)大的电容密度，例如，约2.2fF/ μ m2,因此有利地提高了电容密度又基本不降低诸如在器件层202中制作的CMOS逻辑器件的器件性能。
现在参考图3，结构300示出形成和图形化第一金属化层后的根据本发明的另一实施方式的半导体芯片301的横截面图，该半导体芯片301包括具有局部互连金属顶部电容器电极344b的MM电容器342。半导体芯片301包括器件层302，器件层302包括FET区域303和MM电容器区域304，FET区域303中形成有源极/漏极区305a和305b，MIM电容器区域304中形成有隔离区308，与图2E中包括FET区域203和MM电容器区域204的器件层202相对应，其中，FET区域203中形成有源/漏区域205a和205b，MM电容器区域204中形成有隔离区208。在图3中，结构300还包括层间阻挡电介质316、层间电介质311、332、352、354和356、栅极电介质层306a和306b、金属栅极314a、绝缘主体312、局部互连金属主体322、358a和358b、源极/漏极连接344a、接触通路372a、372b、372c和372d(下文中为“接触通路372a至372d”)、第一金属化段370以及隔离主体360，其分别对应于图2E中的层间阻挡电介质216、层间电介质211、232、252、254和256、栅极电介质层206a和206b、金属栅极214a、绝缘主体212、局部互连金属主体222、258a和258b、源极/漏极连接244a、接触通路272a至272d、第一金属化段270以及隔离主体260。另外，结构300包括MM电容器342，MIM电容器342包括由栅极金属形成的底部电容器电极314b、由层间阻挡电介质316提供的电容器电介质以及由用于形成源极/漏极连接344a的相同局部互连金属形成的顶部电容器电极344b。包括底部电容器电极314b、层间阻挡电介质316和顶部电容器电极344b的MM电容器342对应于图2E中的包括底部电容器电极214b、层间阻挡电介质216和顶部电容器电极244b的MIM电容器242。图3中也不出了金属板374,金属板374由用于形成第一金属化段370的第一金属化层形成。根据图3中所示的实施方式，金属板374形成在顶部电容器电极344b之上。金属板374可与第一金属化段370通过适当的图形化工艺基本上同时形成在第一金属化层之上。也就是说，在一个实施方式中，图1中的流程图100的方法可以包括另外的步骤在BEIL处理中在顶部电容器电极344b之上形成的第一布线金属化层中形成金属板374。如图3中所示，金属板374在大部分顶部电容器电极344b上延伸，同时通过接触通路372c和局部互连金属主体358b被电连接至底部电容器电极314b，因此与图2E中的MM电容器242相比，进一步提高了 MM电容器342的电容密度。因而，如上所讨论的，本发明提供了一种MM电容器，其利用用于底部电容器电极的栅极金属，利用诸如Si3N4的层间阻挡电介质作为电容器电介质，并且利用诸如Cu或W的局部互连金属以形成顶部电容器电极。结果，本MIM电容器的实施方式能够有利地与NFET和PFET栅极叠层同时形成，而不需要形成NFET和PFET栅极叠层所需的那些步骤之外的实质上另外的处理步骤。通过避免该另外的处理步骤，与在BEOL处理期间在半导体芯片中的布线金属化层之间制作的传统的MM电容器相比，本发明的实施方式提供了一种能够以明显较低成本制作的MM电容器。另外，与在BEOL处理期间在布线金属化层之间制作的传统的MM电容器获得的电容密度相比，本发明的实施方式提供了一种具有更高电容密度的MIM电容器。通过本发明的以上描述应明白， 在不偏离其范围的情况下，可以使用各种技术实施本发明的构思。此外，虽然已通过特别参考某些实施方式而描述了本发明，但是本领域技术人员应明白，在不偏离本发明的精神和范围的情况下，可以在形式和细节上进行改变。因而，应将上述实施方式的所有方面都是示例性的而非限制性的。应理解，本发明不限于本文所描述的特殊实施方式，而是能够有不偏离本发明范围的情况下重新布置、修改和替换。
权利要求
1.一种在半导体芯片中制作金属-绝缘体-金属(MIM)电容器的方法，所述方法包括 在位于所述半导体芯片的第一金属化层下的器件层之上形成底部电容器电极； 在所述底部电容器电极之上形成的层间阻挡电介质之上形成顶部电容器电极； 所述顶部电容器电极由用于连接形成在所述器件层中的器件的局部互连金属形成。
2.根据权利要求1所述的方法，其中，所述底部电容器电极由形成在所述器件层之上的栅极金属层形成。
3.根据权利要求1所述的方法，其中，所述局部互连金属被用于连接形成在所述器件层中的所述器件的源极/漏极接触。
4.根据权利要求1所述的方法，其中，形成所述底部电容器电极包括在形成于所述器件层中的隔离区之上形成所述底部电容器电极。
5.根据权利要求1所述的方法，还包括在所述第一金属化层中、所述顶部电容器电极之上形成金属板，所述金属板被连接至所述底部电容器电极以提供增大的电容密度。
6.—种半导体芯片中的金属-绝缘体-金属(MIM)电容器,所述MIM电容器包括 底部电容器电极，在位于所述半导体芯片的第一金属化层下的器件层之上； 顶部电容器电极，在形成于所述底部电容器电极之上的层间阻挡电介质之上； 所述顶部电容器电极包括用于连接形成在所述器件层中的器件的局部互连金属。
7.根据权利要求6所述的MIM电容器，其中，所述底部电容器电极由形成在所述器件层之上的栅极金属层形成。
8.根据权利要求6所述的MIM电容器，其中，所述局部互连金属用于连接形成于所述器件层中的所述器件的源极/漏极接触。
9.根据权利要求6所述的MIM电容器，其中，所述底部电容器电极形成在所述器件层中形成的隔离区之上。
10.根据权利要求6所述的MM电容器，还包括形成在所述第一金属化层中、所述顶部电容器电极之上的金属板，所述金属板被连接至所述底部电容器电极以提供增大的电容密度。
全文摘要
本申请涉及制作具有局部互连金属电极的MIM电容器的方法及相关结构。根据例示性实施方式提供了一种在半导体芯片中制作金属-绝缘体-金属(MIM)电容器的方法，包括在位于半导体芯片的第一金属化层下的器件层上形成底部电容器电极，在底部电容器电极上形成的层间阻挡电介质上形成顶部电容器电极。顶部电容器电极由用于连接形成在器件层中的器件的局部互连金属形成。该方法还包括在第一金属化层中、所述顶部电容器电极上形成金属板，并将所述金属板连接至所述底部电容器电极以提供增高的电容密度。
文档编号H01L21/02GK103035484SQ201210365768
公开日2013年4月10日 申请日期2012年9月27日 优先权日2011年9月29日
发明者陈向东, 陈国顺, 夏维, 沈志杰 申请人:美国博通公司