半导体存储器件、存储系统及其制造方法
【专利摘要】本发明提供一种半导体存储器件，包括：第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至接触区中的半导体衬底；接触插塞，所述接触插塞位于接触孔中；以及导线，所述导线连接至接触插塞。
【专利说明】半导体存储器件、存储系统及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2012年6月13日提交的韩国专利申请第10-2012-0063218号的优先权,其全部内容通过引用合并于此。
【技术领域】
[0003]本发明涉及半导体存储器件、包括所述半导体存储器件的存储系统、以及制造所述半导体存储器件的方法；更具体而言，涉及包括导线的半导体存储器件、包括所述半导体存储器件的存储系统、以及制造所述半导体存储器件的方法。
【背景技术】
[0004]半导体存储器件包括用于将电压施加给存储器单元的导线。作为一种半导体存储器件的NAND快闪存储器件包括由导电材料形成的位线。位线与存储串连接。存储串包括串联连接的存储器单元。位线位于形成在存储串上以覆盖存储串的电介质层上。位线通过接触插塞与存储串连接，所述接触插塞通过穿通电介质层而直接连接到存储串的漏极区。因此，保证位线与接触插塞之间的重叠裕量是重要的。
[0005]可以提供利用刻蚀停止层的技术以保证重叠裕量。然而，由于刻蚀停止层一般是由具有高介电常数的材料制成的，因此该技术可能会增加位线之间的寄生电容，由此导致电阻-电容(RC)延迟。
【发明内容】
[0006]本发明的示例性实施例提供一种即使在使用刻蚀停止层的情况下也能够减小寄生电容的半导体存储器件、一种使用所述半导体存储器件的存储系统、以及一种制造所述半导体存储器件的方法。
[0007]根据本发明的一个实施例的半导体存储器件可以包括:第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至接触区中的半导体衬底；接触插塞，所述接触插塞位于接触孔中；以及导线，所述导线连接至接触插塞。
[0008]根据本发明的另一个实施例的半导体存储器件可以包括:第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围第一垂直沟道层和第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖第一电介质层和第一导线的情况下设置在第一垂直沟道层和第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露所述第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第二电介质层而延伸至第一垂直沟道层；接触插塞，所述接触插塞设置在接触孔中；以及第二导线，所述第二导线与接触插塞连接。[0009]根据本发明的另一个实施例的存储系统可以包括:半导体存储器件，所述半导体存储器件被配置为包括:第一电介质层，所述第一电介质层设置在具有接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案用于暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至半导体衬底的接触区；接触插塞，所述接触插塞设置在接触孔中；以及导线，所述导线连接至接触插塞；以及存储器控制器，所述存储器控制器被配置为控制半导体存储器件。
[0010]根据本发明的另一个实施例的存储系统可以包括半导体存储器件，该半导体存储器件配置为包括:第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围第一垂直沟道层和第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖第一电介质层和第一导线 的情况下设置在第一垂直沟道层和第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第二电介质层而延伸至第一垂直沟道层；接触插塞，所述接触插塞在接触孔中；以及第二导线，所述第二导线与接触插塞连接；以及存储器控制器，所述存储器控制器被配置为控制半导体存储器件。
【专利附图】
【附图说明】
[0011]通过以下结合附图所考虑的详细描述，本发明的上述及其他特征和优点将变得明显，在附图中:
[0012]图1是说明根据本发明的第一实施例的半导体存储器件的示图；
[0013]图2A至图2E是说明根据本发明的第二实施例的制造半导体存储器件的方法的截面图；
[0014]图3是说明根据本发明的第 三实施例的半导体存储器件的示图；
[0015]图4A至图4C是说明根据本发明的第四实施例的半导体存储器件的示图；以及
[0016]图5是示意性地说明根据本发明的一个实施例的存储系统的框图。
【具体实施方式】
[0017]在下文中，将参照附图更加详细地说明本发明的优选实施例。虽然实施例是参照若干说明性实施例来描述的，但是应当理解的是，本领域技术人员可以设想出的若干其他变型和实施例将落入本公开内容的原理的主旨和范围之内。
[0018]一层设置在另一层或半导体衬底“上”的意思包括该层直接与另一层或半导体衬底接触的情况，以及有第三层设置在该层与另一层或半导体衬底之间的情况。为了便于描述以及清晰性，附图中每层的厚度和尺寸是经适当设计的。附图中的相同附图标号表示相同的元件。
[0019]图1是说明根据本发明的第一实施例的半导体存储器件的示图。具体地，图1的平面图示出根据本发明的第一实施例的NAND快闪存储器件的存储器单元区的一部分。图1的截面图示出沿着平面图中的线1-Ι’、线I1-1I’和线ΙΙΙ-ΙΙ1截取的半导体存储器件。图1示出二维NAND快闪存储器件。[0020]在图1中，本实施例中的半导体衬底101包括接触区和非接触区。接触区是指要形成接触插塞127a的区域。接触插塞127a可以与存储串ST的漏极区连接。
[0021]存储串ST形成在由隔离层105划分开的有源区“A”上。隔离层105是形成在半导体衬底101的沟槽中的电介质层。有源区“A”是半导体衬底101的由隔离层105划分开的部分区域。隔离层105和有源区“A”可以沿特定的方向延伸并依次设置。
[0022]栅极线DSL、WL和SSL形成在半导体衬底101上。栅极线DSL、WL和SSL沿与隔离层105和有源区“A”相交叉的方向形成。栅极线DSL、WI^P SSL包括漏极选择线DSL、源极选择线SSL、以及形成在漏极选择线DSL与源极选择线SSL之间的字线WL。栅极线DSL、WL和SSL基于接触区对称地设置。也就是，形成在接触区的两侧对称布置的栅极线DSL、WL和SSL。
[0023]漏极选择晶体管形成在漏极选择线DSL与有源区“A”的相交区域中。存储器单元晶体管形成在字线WL与有源区“A”的相交区域中。源极选择晶体管形成在源极选择线SSL与有源区“A”的相交区域中。注入杂质的结区103形成在相邻的栅极线DSL、WL和SSL之间的有源区“A”中。具体地，形成在相邻的漏极选择线DSL之间的有源区A中的结区103是指存储串ST的漏极区。形成在相邻的源极选择线SSL之间的有源区A中的结区103表示存储串ST的源极区。存储串ST包括漏极选择晶体管、源极选择晶体管、以及串联连接在漏极选择晶体管与源极选择晶体管之间的存储器单元。存储器单元在漏极选择晶体管与源极选择晶体管之间经由结区103而串联连接。
[0024]第一电介质层123a形成在包括存储串ST的半导体衬底101之上。第一电介质层123a可以通过层压两个或更多个电介质材料层而形成。例如，第一电介质层123a可以包括第一材料层和形成在第一材料层上的第二材料层。形成在源极区上的第一材料层可以被接触线117穿通。形成在漏极区上的第一材料层和第二材料层可以被接触插塞127a穿通。
[0025]位于源极选择线SSL之间的接触线117可以沿与源极选择线SSL相同的方向延伸。因此，形成在源极选择线SSL之`间的有源区“A”中的源极区可以共同连接到接触线117。栅极线DSL、WL和SSL可以对称地形成在接触线117的两侧。
[0026]接触插塞127a形成在漏极选择线DSL之间的每个有源区“A”上。接触插塞127a与结区103的漏极区连接。接触插塞127a形成在用于暴露出与漏极区相对应的结区103的接触孔中。也就是，接触插塞127a穿通第一电介质层123a。漏极选择线DSL之间的接触孔可以设置有锯齿形图案以在形成接触孔的刻蚀工艺中保证刻蚀余量。假设漏极选择线DSL中的基于接触孔而面向的一个为第一漏极选择线而漏极选择线DSL中的其他漏极选择线为第二漏极选择线。之后，将在以下描述接触插塞的沉积。形成在第一选择线与第二选择线之间的接触插塞127a的奇数接触插塞或偶数接触插塞与第一漏极选择线相邻地设置，而其他的接触插塞与第二漏极选择线相邻地设置。结果，相邻的接触插塞127a之间的最短距离增加，由此防止相邻的接触插塞127a相连接的缺陷。
[0027]刻蚀停止层图案125b形成在第一电介质层123a上。刻蚀停止层图案125b形成在接触区的第一电介质层123a上。刻蚀停止层图案125b暴露出非接触区的第一电介质层123a。具体地，刻蚀停止层图案125b形成在漏极选择线DSL之间的第一电介质层123a上。刻蚀停止层图案125b可以沿漏极选择线DSL延伸的方向延伸。被接触插塞127a填充的接触孔经由刻蚀停止层图案125b来设置。也就是，接触孔穿过刻蚀停止层图案125b和第一电介质层123a而延伸至半导体衬底101的接触区。接触插塞127a的上表面可以被形成有等于或小于刻蚀停止层图案125b的上表面的高度。
[0028]第二电介质层131a形成在刻蚀停止层图案125b和第一电介质层123a上。第二电介质层131a被导线141穿通。导线141可以是平行于有源区“A”而延伸并与接触插塞127a连接的位线。导线141的延伸方向横跨在刻蚀停止层图案125b之上。因此，导线141的一部分可以与刻蚀停止层图案125b或第一电介质层123a接触。在通过刻蚀第二电介质层131a而形成沟槽之后，可以通过将导电材料掩埋在沟槽中来形成导线141。在形成沟槽的工艺中可以对刻蚀停止层图案125b的一部分和第一电介质层123a的一部分进行刻蚀。结果，与形成在沟槽中的导线141接触的刻蚀停止层图案125b的一部分和第一电介质层123a的一部分可以下凹地形成。另外，导线141的与接触插塞127a接触的第一区的厚度d2可以大于导线141的与刻蚀停止层图案125b接触的第二区的厚度dl。而且，厚度d2可以小于导线141的与第一电介质层123a接触的第三区的厚度d3。
[0029]在根据第一实施例的半导体存储器件中，刻蚀停止层图案125b保留在接触区中。然而，如上所述，刻蚀停止层图案125b不形成在非接触区中。因此，可以减少形成在导线141之间的刻蚀停止层图案125b的面积。因此，减少导线之间的寄生电容。结果，可以减少导线141之间的干扰。而且，第一实施例的半导体存储器件可以通过减小寄生电容来改善RC延迟。第一实施例的半导体存储器件可以通过保留在接触区中的刻蚀停止层图案125b来保证导线141与接触插塞127a之间的重叠裕量。
[0030]如上所述，在第一实施例的半导体存储器件中，导线141的第三区的厚度d3在未保留有刻蚀停止层图案125b的区域中更大。因此，导线141的电阻可以减小。第一实施例的半导体存储器件可以通过减小导线141的电阻来改善RC延迟。
[0031]图2A至图2E是说明制造根据本发明的第一实施例的半导体存储器件的方法的截面图。
[0032]在图2A中，在包括接触区和非接触区的半导体衬底101上形成栅极线DSL、WL和SSL。在接触区的两侧在半导体衬底101上可以形成栅极线DSL、WL和SSL。在下文中，将具体地描述形成NAND快闪存储器件的工艺，例如形成栅极线DSL、WL和SSL的工艺。
[0033]在半导体衬底101上沉积用于浮栅的导电层和隧道电介质层。在用于浮栅的导电层上形成多个隔离掩模图案。随后，通过去除在隔离掩模图案与隧道电介质层之间暴露的导电层来暴露出半导体衬底101的隔离区(图1中的“B”)。然后，通过刻蚀隔离区域“B”而将沟槽形成到半导体衬底101。将电介质材料掩埋在沟槽中。通过诸如化学机械抛光等的平坦化工艺来将电介质材料平坦化。因此，暴露出隔离掩模图案。随后，去除隔离掩模图案。通过利用刻蚀工艺控制电介质材料的高度而将隔离层105形成为具有目标高度。半导体衬底101的有源区“A”以隔离层105为基础而被划分开。然后，沉积用于控制栅的导电层和电介质层。为了暴露出用于浮栅的导电层，在沉积用于控制栅的导电层之前，在要形成漏极选择线DSL和源极选择线SSL的区域中的电介质层处形成接触孔。随后，在用于控制栅的导电层上形成栅硬掩模图案121。通过去除用于控制栅的导电层、电介质层、以及被栅硬掩模图案121暴露出的浮栅的导电层来形成栅极线DSL、WL和SSL。栅极线DSL、WL和SSL的相邻的漏极选择线DSL基于接触区而被分隔开。相邻的源极选择线(图1中的SSL)也基于接触区而被分隔开。[0034]通过利用栅极线DSL、WL和SSL作为掩模将杂质注入到相邻的栅极线DSL、WL和SSL之间的有源区“A”中来形成结区103。结果，在漏极选择线DSL之间的接触区中形成了作为漏极区的结区103。
[0035]在包括结区103的半导体衬底101上顺序地形成第一电介质层121和刻蚀停止层125。第一电介质层121可以是氧化物层。刻蚀停止层125可以包括相对于第一电介质层121以及在执行后续的刻蚀工艺时要形成的第二电介质层具有大的刻蚀选择性的材料。例如，刻蚀停止层125可以是氮化物层。
[0036]通过刻蚀第一电介质层121和刻蚀停止层125来形成接触孔CT。接触孔CT穿过接触区中的第一电介质层121和刻蚀停止层125而延伸至半导体衬底101。
[0037]在图2B中，将刻蚀停止层125刻蚀成使得暴露出接触区中的第一电介质层123。结果，在接触区中的第一电介质层123上形成了刻蚀停止层图案125a。非接触区中的第一电介质层123被暴露。在漏极选择线DSL之间形成刻蚀停止层图案125a。在将掩模定位到形成有接触孔CT的接触区中的刻蚀停止层125上之后，可以通过利用掩模作为刻蚀阻挡对刻蚀停止层125进行刻蚀来执行刻蚀停止层图案125a的工艺。可以在完成对刻蚀停止层125的刻蚀之后去除掩模。
[0038]在本发明的另一个实施例中，可以在形成刻蚀停止层图案125a之后形成接触孔
CTo
[0039]通过将导电材料掩埋在接触孔中并将导电材料平坦化来形成接触插塞127。这里，接触插塞127的上表面与刻蚀停止层图案125a的上表面具有相同的高度。在一个实施例中，在形成刻蚀停止层图案125a之后形成接触插塞127。因此，接触插塞127的高度不因为形成刻蚀停止层图案125a的刻蚀工艺而改变。
[0040]在图2C中，还可以通过刻蚀接触插塞127的一部分而形成凹陷区R。结果，保留的接触插塞127a的上表面的高度比刻蚀停止层125的高度更低。刻蚀停止层125的侧壁可以被暴露出。
[0041]在图2D中，形成用于覆盖刻蚀停止层图案125a和第一电介质层121的第二电介质层131。可以用第二电介质层131来填充凹陷区R。第二电介质层131可以起到氧化物层的作用。
[0042]在图2E中，通过刻蚀第二电介质层131来形成用于暴露接触插塞127a的沟槽。通过将导电材料填充到沟槽中来形成导线141。
[0043]在形成沟槽的刻蚀工艺中，可以用相比于刻蚀停止层图案125b更快的速度来刻蚀第二电介质层131。或者，可以利用仅刻蚀第二电介质层131的刻蚀材料来执行刻蚀工艺。因此，可以执行形成用于暴露出接触插塞127a的沟槽的刻蚀工艺以保留刻蚀停止层图案125b。结果是，穿过相邻的接触插塞127a之间的空间狭窄，仅可以暴露出每个沟槽中的目标接触插塞127a，因为在刻蚀停止层图案125b被暴露时停止了形成沟槽的刻蚀工艺。由于接触插塞127a的上表面的高度比刻蚀停止层图案125b的上表面更低，因此在沟槽在接触孔CT内部延伸的情况下，仅每个沟槽中的目标接触插塞127a可以被保留在沟槽之间的刻蚀停止层图案125b暴露。具体地，在形成沟槽的刻蚀工艺期间经由沟槽的侧壁来暴露刻蚀停止层图案125b。刻蚀停止层图案125b几乎不被用于形成沟槽的刻蚀材料刻蚀。因此，在形成沟槽的刻蚀工艺期间防止了沿沟槽的侧壁方向的过度刻蚀。因此，可以同时不暴露出沿沟槽的侧壁方向相邻的两个或更多个接触插塞127a。结果是，第一实施例的半导体存储器件可以保证沟槽与接触插塞127a之间的重叠裕量。
[0044]沟槽沿与栅极线DSL、WL和SSL相交叉的方向延伸，结果，沟槽可以暴露刻蚀停止层图案125b的一部分和第一电介质层123a以及接触插塞127a的一部分。在形成沟槽的刻蚀工艺中，可以控制刻蚀时间以便进一步刻蚀停止层图案125a的一部分以及第一电介质层123的一部分，使得要形成导线141的区域可以增加到更大的体积。根据刻蚀工艺的沟槽的深度可以在每个区域中有所不同。也就是，在用于暴露出接触插塞127a的沟槽中的第一区域的深度d2可以大于在用于暴露出刻蚀停止层图案125b的沟槽中的第二区域的深度dl。此外，深度d2可以小于在用于暴露出第一电介质层123a的沟槽中的第三区域的深度d3。如上所述，可以通过增加形成有导线141的区域的体积来减小导线141的电阻。
[0045]图3是说明根据本发明的第二实施例的半导体存储器件的示图。具体地，图3中的方法可以应用于形成驱动NAND快闪存储器件的驱动晶体管的外围区，也可以应用于第一实施例中的NAND快闪存储器件的单元阵列区。
[0046]在图3中，形成在外围区中的驱动晶体管的源极区或漏极区可以经由形成在源极区或漏极区上的接触插塞227而与形成在接触插塞227上的金属线241连接。这里，刻蚀停止层225仅形成在外围区中的形成有接触插塞227的接触区中。刻蚀停止层225不形成在其他的非接触区中。
[0047]在以上的描述中仅描述二维NAND快闪存储器件的单元阵列区和外围区，然而，本发明并不局限于上述实施例，而是可以应用于将接触插塞的下部结构经由接触插塞与接触插塞的上部结构连接的任何存储器件。例如，本发明可以应用于三维半导体存储器件。
[0048]图4A至图4C是说明根据本发明的第三实施例的半导体存储器件的示图。具体地，图4A至图4C示出包括被多层导电层包围的垂直沟道层的三维半导体存储器件。图4A示出三维半导体存储器件中的存储器单元区的一部分。图4B是沿着图4A的线IV -1V’截取的截面图。图4C是沿着图4A的线V-V’截取的截面图。图4A省略了一些电介质层以更清楚地描述根据第三实施例的导线DSL、WL0至WLn、SSL、BL和SL的布局。
[0049]在图4A至图4C中，根据第三实施例的半导体存储器件包括在衬底301上平行地突出的第一垂直沟道层330A和第二垂直沟道层330B。垂直沟道层330A和330B可以通过管道沟道层330C连接。第一垂直沟道层330A、管道沟道层330C和第二垂直沟道层330B的外壁被多层327包围。多层327包括第一至第三材料层321、323和325。第三材料层325与第一垂直沟道层330A、管道沟道层330C和第二垂直沟道层330B接触。第三材料层325可以是氧化硅层。第二材料层323与第三材料层325接触。第二材料层323可以是能够捕获电荷的氮化硅层。第二材料层323在形成有存储器单元的区域中起到电荷存储层的作用。第一材料层321与第二材料层323接触。第一材料层321可以是氧化娃层。
[0050]管道沟道层330C形成在形成于衬底301上的管道栅导电层305中。电介质层303还可以形成在衬底301与管道栅导电层305之间，以将管道栅导电层305与衬底301分隔开。管道沟道层330C和管道栅导电层305构成用于将垂直沟道层330A和330B电连接的管道晶体管。
[0051]第一垂直沟道层330A和第二垂直沟道层330B中的每个被交替地堆叠在管道栅导电层305上的导线WLK+1至DSL和WLk至SSL包围。包围第一垂直沟道层330A的导线的最上层中的一个或更多个导电层可以是漏极选择线DSL。包围第二垂直沟道层330B的导线的最上层中的至少一个导线是源极选择线SSL。在漏极选择线DSL之下的包围垂直沟道层330A的导线WLK+1至WLn以及在源极选择线SSL之下的包围第二垂直沟道层330B的其他导线WLk至WLtl是字线。在下文中，包围第一垂直沟道层330A的字线WLK+1至WLn被定义为第一字线组。包围第二垂直沟道层330B的其他字线WLk至WLtl被称作第二字线组。
[0052]漏极选择晶体管形成在第一垂直沟道层330A与漏极选择线DSL的相交区域中。源极选择晶体管形成在第二垂直沟道层330B与源极选择线SSL的相交区域中。存储器单元形成在第一垂直沟道层330A与第一字线组WLK+1至WLn的相交区域中，以及第二垂直沟道层330B与第二字线组WLk至WLtl的其他相交区域中。因此，可以通过第一垂直沟道层330A、管道沟道层330C和第二垂直沟道层330B来形成漏极选择晶体管、存储器单元和源极选择晶体管串联连接的存储串。
[0053]存储串连接在源极线SL与位线BL之间。源极线SL和位线BL是导线。
[0054]源极线SL形成在包围第二垂直沟道层330B和导线WLk至SSL的电介质层310A至310E上。源极线SL可以在与第二垂直沟道层330B相接触的情况下与第二垂直沟道层330B连接。源极线SL可以经由接触插塞(未示出)与第二垂直沟道层330B连接。源极线SL可以形成在电介质层340的第一沟槽中。电介质层340被形成以覆盖交替地堆叠的电介质层310A至310E以及导线WLK+1至DSL和WLk至SSL，以及第一垂直沟道层330A和第二垂直沟道层330B。第一沟道暴露出第二垂直沟道层330B。第一沟道可以沿与导线WLiw至DSL和WLk至SSL相同的方向延伸地形成。
[0055]在形成有源极线SL的结构上还形成有电介质层350。形成电介质层350用于将位线BL与源极线SL分隔开。在电介质层350上还形成有刻蚀停止层图案355，以保证位线BL与随后的接触插塞360之间的重叠裕量。在电介质层350的整个表面上没有形成刻蚀停止层图案355。刻蚀停止层图案355形成在形成有第一垂直沟道层330A的区域上。刻蚀停止层图案355被形成以暴露出形成在源极线SL和第二垂直沟道层330B上的电介质层350的一部分。结果是，保留在位线BL之间的刻蚀停止层图案355的面积减小。因此，由于刻蚀停止层图案355的材料而造成的在位线BL之间的寄生电容减小，由此减少位线BL之间的干扰。可以通过保留在要形成接触插塞360的区域中的刻蚀停止层图案355来保证位线BL与接触插塞360之间的重叠裕量。
[0056]接触插塞360被形成以将形成在电介质层350上的位线BL与形成在电介质层350之下的第一垂直沟道层330A连接。接触插塞360形成在经由电介质层340和350以及刻蚀停止层图案355而延伸至第一垂直沟道层330A的接触孔中。接触插塞360的上表面的高度可以等于或小于刻蚀停止层图案355的上表面的高度。
[0057]位线BL与接触插塞360连接并沿与导线WLK+1至DSL和WLk至SSL相交的方向形成。导线BL可以形成在电介质层370的第二沟槽中。电介质层370被形成以覆盖接触插塞360和刻蚀停止层图案355。第二沟槽可以沿与导线WLK+1至DSL和WLk至SSL相交叉的方向延伸。第二沟槽可以被形成以暴露出刻蚀停止层图案355的一部分和电介质层350的一部分。形成在第二沟槽中的位线BL可以与接触插塞360、刻蚀停止层图案355的一部分和电介质层350的一部分接触。
[0058]刻蚀停止层图案355的一部分和电介质层350的一部分可以在形成第二沟槽的工艺中被刻蚀。结果，刻蚀停止层图案355的与形成在第二沟槽中的位线BL相接触的一部分和电介质层350的一部分可以下凹地形成。位线BL的与接触插塞360相接触的第一区域的厚度d5可以大于位线BL的与刻蚀停止层图案355相接触的第二区的厚度d4。厚度d5可以小于位线BL的与电介质层350相接触的第三区域的厚度d6。因此，第三实施例的半导体存储器件可以通过在未保留刻蚀停止层图案355的区域中很大程度地形成位线BL的第三区域d6的厚度d6来减小位线BL的电阻。此外，第三实施例的半导体存储器件可以通过减小位线BL的电阻来改善RC延迟。
[0059]在下文中，将具体地描述制造根据第三实施例的半导体存储器件的方法。
[0060]在衬底301上形成电介质层303。在电介质层303上形成用于形成管道栅的导电层305。通过刻蚀管道栅导电层305来形成管道沟槽。用牺牲层(未示出)来填充管道沟槽。
[0061]通过在包括牺牲层的管道栅导电层305上交替地堆叠电介质层310A至310E和导电层315A至31?来形成堆叠结构ML。堆叠结构ML的最上层中的至少一个导电层31?是用于形成选择线DSL和SSL的层。导电层31?之下的导电层315A至315C是用于形成字线WLtl至WLn的的层。
[0062]在根据本发明的另一个实施例中，通过交替地堆叠牺牲层和导电层(未示出)来形成堆叠结构ML。这里，在要形成电介质层的区域中形成牺牲层。在本发明的又一个实施例中，可以通过交替地堆叠电介质层和牺牲层来形成堆叠结构ML。在要形成导电层的区域中形成牺牲层。
[0063]随后，通过刻蚀堆叠结构ML来形成沟道孔，以暴露管道栅导电层305中的牺牲层的两侧。形成沟道孔以用于限定要形成第一垂直沟道层330A和第二垂直沟道层330B的区域。然后，通过去除经由沟道孔而暴露的管道栅导电层305而将管道栅导电层305的沟槽开放。
[0064]通过沿着管道栅导电层305的沟槽的表面和沟道孔的表面顺序地形成第一至第三材料层321、323和325来形成多层327。在管道栅导电层305的沟槽和形成有多层327的沟道孔中形成沟道层330。结果，形成了通过管道沟道层330C连接的管道沟道层以及第一垂直沟道层330A和第二垂直沟道层330B。
[0065]通过刻蚀相邻的第一垂直沟道层330A与第二垂直沟道层330B之间的堆叠结构ML来形成线型的缝隙。
[0066]在堆叠结构ML是以交替地堆叠的电介质层310A至310E和导电层315A至31?形成的情况下，导电层315A至31?被缝隙划分成:包围第一垂直沟道层330A的导线WLK+1至DSL ；以及包围第二垂直沟道层330B的导线WLk至SSL。电介质层310A至310E还被划分成包围第一垂直沟道层330A的电介质层和包围第二垂直沟道层330B的电介质层。
[0067]在堆叠结构ML是以交替地堆叠的牺牲层(未示出)和导电层315A至31?形成的情况下，导电层315A至31?被缝隙划分成:包围第一垂直沟道层330A的导线WLK+1至DSL ；以及包围第二垂直沟道层330B的导线WLk至SSL。在形成缝隙之后还执行去除暴露的牺牲层以及用电介质层310A至310D填充去除了牺牲层的区域的工艺。
[0068]在堆叠结构ML是以交替地堆叠的电介质层310A至310E和牺牲层(未示出)形成的情况下，电介质层310A至310E被缝隙划分成:包围第一垂直沟道层330A的电介质层；以及包围第二垂直沟道层330B的电介质层。在形成缝隙之后还执行去除暴露的牺牲层以及通过用导电层315A至31?填充去除了牺牲层的区域来形成导线SSL、WL0至WLn和DSL的工艺。
[0069]随后，在包括第一垂直沟道层330A和第二垂直沟道层330B、管道沟道层330C、导线SSL、WL0至WLn和DSL、以及电介质层310A至310E的下部结构上形成电介质层340。然后，通过刻蚀电介质层340的在第二垂直沟道层330B上的一部分来形成沿与导线SSL、WL0至WL1^P DSL的相同方向延伸的第一沟槽。通过第一沟槽暴露出第二垂直沟道层330B。电介质层340可以是氧化物层。随后，在第一沟槽中填充导电材料层345。结果，源极线SL被形成以与包围第二垂直沟道层330B的电介质层310A至310E以及导线WLk至SSL重叠。源极线SL与第二垂直沟道层330B连接。
[0070]在包括源极线SL的整个结构的表面上顺序地形成电介质层350和刻蚀停止层。电介质层350可以是氧化物层。刻蚀停止层可以包括相对于在刻蚀停止层之下的电介质层340和350以及要形成在刻蚀停止层上的电介质层370具有大的刻蚀选择性的材料。例如，刻蚀停止层可以是氮化物层。
[0071]通过刻蚀电介质层340和350以及刻蚀停止层来形成接触孔。接触孔穿过电介质层340和350以及刻蚀停止层而延伸至第一垂直沟道层330A。随后，在包括接触孔的整个结构上形成掩模。利用掩模作为刻蚀阻挡对刻蚀停止层进行刻蚀，使得暴露出位于电介质层301A至310E上的第二垂直沟道层330B和电介质层350，以及包围第二垂直沟道层330B的导线WLk至SSL。因此，刻蚀停止层图案355保留在第一垂直沟道层330A上，以及在包围第一垂直沟道层330的导线DSL至WLK+1和电介质层310A至310E上。在形成刻蚀停止层图案355之后去除掩模。
[0072]在本发明的另一个实施例中，在形成刻蚀停止层图案355之后，可以形成穿过刻蚀停止层图案355和电介质层340和350而延伸至第一垂直沟道层330A的接触孔。
[0073]随后，在接触孔中形成接触插塞360。通过将导电材料掩埋在接触孔中并将导电材料平坦化，可以将接触孔360形成为与刻蚀停止层图案355的上表面具有相同的高度。在本发明的另一个实施例中，在将接触插塞形成为与刻蚀停止层图案355的上表面具有相同的高度之后，还可以执行刻蚀接触插塞的一部分的工艺。这里，如附图所示，接触插塞360可以被形成为上表面比刻蚀停止层图案355的上表面具有更低的高度。在本发明的第三实施例中，在形成刻蚀停止层图案355之后，形成接触插塞360。因此，接触插塞360的高度不会因为用于形成刻蚀停止层图案355的刻蚀工艺而改变。
[0074]然后，形成覆盖刻蚀停止层图案355和电介质层350的电介质层370。电介质层370可以是氧化物层。通过刻蚀电介质层370来形成用于暴露出接触插塞360的第二沟槽。通过在第二沟槽中填充导电材料375来形成位线BL。
[0075]在形成第二沟槽的刻蚀工艺中，电介质层370相比于刻蚀停止层图案355可以以更快的速度被刻蚀。或者，可以利用仅刻蚀电介质层370的刻蚀材料来执行刻蚀工艺。因此，可以执行形成用于暴露出接触插塞360的第二沟槽的刻蚀工艺以保留刻蚀停止层图案355。结果，与第一实施例相似，在第三实施例中经由刻蚀停止层图案355可以仅暴露出每个第二沟槽中的目标接触插塞360。因此，半导体存储器件可以保证在第二沟槽与接触插塞360之间的重叠裕量。
[0076]第二沟槽沿与导线DSL、WLtl至WLn和SSL相交叉的方向延伸，由此暴露出刻蚀停止层图案355的一部分和接触插塞360以及电介质层350的一部分。在形成第二沟槽的刻蚀工艺中，通过控制刻蚀时间等来更多地对刻蚀停止层图案355的一部分以及被第二沟槽暴露的电介质层350的一部分进行刻蚀，可以将要形成位线BL的区域形成为具有更大的体积。根据刻蚀工艺的第二沟槽的深度可以在每个区域中有所不同。也就是，第二沟槽中的用于暴露出接触插塞360的第一区域的深度d5可以大于第二沟槽中的用于暴露出刻蚀停止层图案355的第二区域的深度d4。深度d5可以小于第二沟槽中的用于暴露出电介质层350的第三区域的深度d6。
[0077]图5是示意性地说明根据本发明的一个实施例的存储系统的框图。
[0078]在图5中，本实施例的存储系统500包括存储器件520和存储器控制器510。
[0079]存储系统520包括图1的二维半导体存储器件和图4的三维半导体存储器件中的一个或更多个。也就是，存储系统520可以包括:第一电介质层123a，所述第一电介质层123a形成在具有接触区和非接触区的半导体衬底101上；刻蚀停止层图案125b，所述刻蚀停止层图案125b用于暴露出非接触区中的第一电介质层123a以及覆盖接触区中的第一电介质层123a ;接触孔CT，所述接触孔CT穿过刻蚀停止层图案125b和第一电介质层123a而延伸至接触区中的半导体衬底101 ;接触插塞127a，所述接触插塞127a形成在接触孔CT中；以及导线141，所述导线141与接触插塞127a连接。存储器件520可以包括:第一垂直沟道层330A和第二垂直沟道层330B，所述第一垂直沟道层330A和第二垂直沟道层330B在衬底301上平行地突出；第一电介质层3IOA至3IOE以及第一导线WLiw至DSL和WLk至SSL,所述第一电介质层310A至310E以及第一导线WLK+1至DSL和WLk至SSL在包围第一垂直沟道层330A和第二垂直沟道层330B中的每个的情况下交替地堆叠；至少一个第二电介质层340和350，所述至少一个第二电介质层340和350在覆盖第一电介质层310A至310E以及第一导线WLim至DSL和WLk至SSL的情况下形成在第一垂直沟道层330A和第二垂直沟道层330B上；刻蚀停止层图案355，所述刻蚀停止层图案355被形成为暴露第二垂直沟道层330B上的第二电介质层350 ;接触插塞360，所述接触插塞360穿过刻蚀停止层图案355以及第二电介质层340和350而延伸至第一垂直沟道层330A ；以及第二导线BL，所述第二导线BL与接触插塞360连接。第一垂直沟道层330A和第二垂直沟道层330B可以通过管道沟道层330C相连接。第二垂直沟道层330B可以与第三导线SL连接。
[0080]存储控制器510控制主机与存储器件520之间的数据交换。存储器控制器510可以包括用于控制存储系统500的操作的处理单元512。存储器控制器510可以包括用作处理单元512的操作存储器的SRAM 511。存储控制器510还可以包括主机接口 513和存储器接口 515。主机接口 513可以具有存储系统500与主机之间的数据交换协议。存储器接口515可以将存储器控制器510与存储器件520连接。而且，存储器控制器510还可以包括纠错块ECC 514。纠错块ECC 514可以检测并校正从存储器件520读取的错误数据。存储系统500还可以包括用于储存与主机接口连接的代码数据的ROM器件(未示出)。存储系统500可以用作便携式数据存储卡。存储系统500可以用作固态盘SSD，所述固态盘SSD能够替代计算机系统中的硬盘。
[0081]本发明可以利用刻蚀停止层来保证接触插塞与导线之间的重叠裕量。
[0082]本发明去除了刻蚀停止层的形成在电介质层上的一部分，使得刻蚀停止层图案保留在接触插塞的外围，由此减小保留在导线之间的刻蚀停止层的面积。结果，可以降低导线之间的寄生电容。
[0083]虽然实施例是结合若干说明性实施例来描述的，但是应当理解的是，本领域技术人员可以设想到的若干其他变型和实施例将落入本发明原理的主旨和范围之内。
【权利要求】
1.一种半导体存储器件，包括: 第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上； 刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露所述非接触区中的第一电介质层以及覆盖所述接触区中的第一电介质层； 接触孔，所述接触孔穿过所述刻蚀停止层图案和所述第一电介质层而延伸至所述接触区中的半导体衬底； 接触插塞，所述接触插塞位于所述接触孔中；以及 导线，所述导线连接至所述接触插塞。
2.如权利要求1所述的半导体存储器件，其中，所述接触插塞的上表面被形成为具有基本上等于或小于所述刻蚀停止层的上表面的高度。
3.如权利要求1所述的半导体存储器件，还包括: 第二电介质层，所述第二电介质层被形成以覆盖所述刻蚀停止层图案和所述第一电介质层，并且被所述导线穿通。
4.如权利要求1所述的半导体存储器件，其中，所述导线与所述接触插塞耦接，所述接触插塞在基本上与所述刻蚀停止层图案和所述第一电介质层相接触的情况下延伸至所述刻蚀停止层图案和所述第一电介质层的上表面。
5.如权利要求4所述的半导体存储器件，其中，所述导线的基本上与所述接触插塞相接触的第一区域的厚度大于所述导线的与所述刻蚀停止层图案相接触的第二区域的厚度，并且所述第一区域的厚度小于所述导线的基本上与所述第一电介质层相接触的第三区域的厚度。
6.如权利要求4所述的半导体存储器件，其中，所述刻蚀停止层图案的基本上与所述导线相接触的一部分包括下凹形状。
7.如权利要求4所述的半导体存储器件，其中，所述第一电介质层的基本上与所述导线相接触的一部分包括下凹形状。
8.如权利要求1所述的半导体存储器件，其中，所述导线包括NAND快闪存储器件的位线，或与所述NAND快闪存储器件的驱动晶体管连接的金属线。
9.如权利要求1所述的半导体存储器件，还包括: 漏极选择线，所述漏极选择线在所述刻蚀停止层图案的两侧形成在所述第一电介质层之下，并且沿与所述导线相交叉的方向延伸。
10.一种半导体存储器件，包括: 第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出； 第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围所述第一垂直沟道层和所述第二垂直沟道层的情况下交替地堆叠； 第二电介质层，所述第二电介质层在覆盖所述第一电介质层和所述第一导线的情况下设置在所述第一垂直沟道层和所述第二垂直沟道层上； 刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露所述第二垂直沟道层上的第二电介质层； 接触孔，所述接触孔穿过所述刻蚀停止层图案和所述第二电介质层而延伸至所述第一垂直沟道层； 接触插塞，所述接触插塞设置在所述接触孔中；以及 第二导线，所述第二导线与所述接触插塞耦接。
11.如权利要求10所述的半导体存储器件，还包括: 管道沟道层，所述管道沟道层用于将所述第一垂直沟道层与所述第二垂直沟道层连接。
12.如权利要求10所述的半导体存储器件，其中，所述接触插塞的上表面被形成为具有基本上等于或小于所述刻蚀停止层的上表面的高度。
13.如权利要求10所述的半导体存储器件，其中，所述第二导线与所述接触插塞耦接，所述接触插塞在基本上与所述刻蚀停止层图案和所述第二电介质层相接触的情况下沿与所述第一导线相交叉的方向延伸。
14.如权利要求13所述的半导体存储器件，其中，所述第二导线的基本上与所述接触插塞相接触的第一区域的厚度大于所述第二导线的与所述刻蚀停止层图案相接触的第二区域的厚度，并且所述第一区域的厚度小于所述第二导线的基本上与所述第二电介质层相接触的第三区域的厚度。
15.如权利要求13所述的半导体存储器件，其中，所述刻蚀停止层图案的基本上与所述第二导线相接触的一部分包括下凹形状。
16.如权利要求13所述的半导体存储器件，所述第二电介质层的基本上与所述第二导线相接触的一部分包括下凹形状。`
17.一种存储系统，包括: 半导体存储器件，所述半导体存储器件包括:第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露所述非接触区中的第一电介质层以及覆盖所述接触区中的第一电介质层；接触孔，所述接触孔穿过所述刻蚀停止层图案和所述第一电介质层而延伸至所述接触区中的半导体衬底；接触插塞，所述接触插塞位于所述接触孔中；以及导线，所述导线连接至所述接触插塞；以及 存储器控制器，所述存储器控制器被配置为控制所述半导体存储器件。
18.—种存储系统，包括: 半导体存储器件，所述半导体存储器件包括:第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围所述第一垂直沟道层和所述第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖所述第一电介质层和所述第一导线的情况下设置在所述第一垂直沟道层和所述第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露所述第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过所述刻蚀停止层图案和所述第二电介质层而延伸至所述第一垂直沟道层；接触插塞，所述接触插塞设置在所述接触孔中；以及第二导线，所述第二导线与所述接触插塞耦接；以及 存储器控制器，所述存储器控制器被配置以控制所述半导体存储器件。
【文档编号】H01L21/768GK103489869SQ201210466227
【公开日】2014年1月1日 申请日期:2012年11月16日 优先权日:2012年6月13日
【发明者】李在重 申请人:爱思开海力士有限公司