半导体装置及其制造方法
【专利摘要】本发明涉及一种半导体装置及其制造方法，其中所述半导体装置包括：衬底，其包括存储器单元区域和接触区域；串结构，其包括交替堆叠在衬底上的传导层和第一层间绝缘层并且从存储器单元区域朝向接触区域向下层突出；障碍肋状图案，其在接触区域中在传导层上彼此隔开并且被配置用于通过所隔开的空间使接触区域中的传导层的层开放；以及第一接触插塞，其填充到彼此相邻的障碍肋状图案之间的空间中并且耦合到接触区域中的传导层。
【专利说明】半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求在2012年6月22日提交的韩国专利申请第10-2012-0067392号的优先权，该申请的整体公开内容通过引用合并于此。
【技术领域】
[0003]本公开的实施例涉及半导体装置及其制造方法，更具体地，涉及一种三维(3D)半导体装置及其制造方法。
【背景技术】
[0004]半导体装置技术已关注于提高集成度。为了提高半导体装置的集成度，已开发了用于减小以2D方式布置的存储器单元的尺寸的方案。以2D方式布置的存储器单元的尺寸减小受到限制。为了克服该限制，已提出了其中将存储器单元以3D方式布置在衬底上的3D半导体装置。较之其中以2D方式布置存储器单元的情况，3D半导体装置可以高效地利用衬底面积并且提高集成度。3D半导体装置正被朝向各种方向开发，以便提高制造工艺的可靠性和性能。
【发明内容】
[0005]本公开的一个示例性实施例涉及能够提高半导体装置的可靠性的半导体装置及其制造方法。
[0006]在一个方面，一种半导体装置可以包括:衬底，包括存储器单元区域和接触区域；串结构，包括交替堆叠在衬底上的传导层和第一层间绝缘层并且从存储器单元区域朝向接触区域向下层突出；障碍肋状图案，在接触区域中在传导层上彼此隔开并且被配置成通过所隔开的空间使接触区域中的传导层的层开放；以及第一接触插塞，填充到彼此相邻的障碍肋状图案之间的空间中并且耦合到接触区域中的传导层。
[0007]在一个方面，一种制造半导体装置的方法可以包括:在衬底上形成串结构和障碍肋状图案，衬底包括存储器单元区域和接触区域，其中从存储器单元区域朝向接触区域向下层突出的串结构包括交替堆叠的传导层和第一层间绝缘层，并且在接触区域中在传导层上的障碍肋状图案彼此隔开，并且被配置成通过所隔开的空间使接触区域中的各个传导层的层开放；以及，通过填充接触区域中的障碍肋状图案之间的空间的间隙来形成耦合到传导层的第一接触插塞。
【专利附图】
【附图说明】
[0008]图1是示出根据本公开的实施例的半导体装置的存储器单元区域和接触区域的视图；
[0009]图2A和2B示出了根据本公开的实施例的半导体装置的横截面视图；
[0010]图3A至3R是根据本公开的第一实施例的制造半导体装置的方法的透视图；[0011]图4是根据本公开的第二实施例的制造半导体装置的方法的透视图；
[0012]图5是根据本公开的第三实施例的制造半导体装置的方法的透视图；以及
[0013]图6是根据本公开的实施例的存储器系统的示意性框图。
【具体实施方式】
[0014]在下文中，将参照附图详细描述本公开的一些示例性实施例。附图被提供用于允许本领域技术人员理解本公开的实施例的范围。
[0015]图1是示出根据本公开的实施例的半导体装置的存储器单元区域和接触区域的视图。更具体地，图1是示出XY平面中的存储器单元区域和接触区域的布置的视图。
[0016]参照图1，半导体装置包括存储器单元区域MCR以及接触区域CTRl和CTR2。在存储器单元区域MCR中形成以3D方式布置的多个存储器单元。以3D方式布置的多个存储器单元串联耦合在选择晶体管之间，因此形成存储器串。在接触区域CTRl和CTR2中形成从存储器单元区域MCR延伸的线。在接触区域CTRl和CTR2中形成耦合外围电路和存储器串的线的接触插塞。在图1中，接触区域CTRl和CTR2被图示为包括从存储器单元区域MCR延伸的存储器串的栅极线的栅极线接触区域。栅极线接触区域包括第一接触区域CTRl和第二接触区域CTR2。存储器单元区域MCR置于第一和第二接触区域CTRl和CTR2之间。
[0017]图2A和2B示出了根据本公开的实施例的半导体装置的横截面视图。更具体地，图2A是图1的半导体装置中的区域“A”的横截面视图，并且图2B是图1的半导体装置中的区域“B”的横截面视图。
[0018]参照图2A和2B，半导体装置包括存储器单元区域MCR以及第一和第二接触区域CTRl和CTR2。存储器单元区域MCR位于第一和第二接触区域CTRl和CTR2之间。在存储器单元区域MCR中形成存储器串，每个存储器串包括选择晶体管和串联耦合在选择晶体管之间的存储器单元。存储器串的选择晶体管和存储器单元通过垂直沟道层137串联耦合。存储器串的存储器单元可以堆叠在下选择晶体管和上选择晶体管之间。根据实施例，存储器串的存储器单元可以堆叠在管道晶体管的两端。在该情况下，堆叠在管道晶体管的一端上的第一组存储器单元和堆叠在管道晶体管的另一端上的第二组存储器单元通过管道晶体管耦合。此外，漏极选择晶体管堆叠在第一组存储器单元上。源极选择晶体管堆叠在第二组存储器单元上。为了便利，图中未示出管道晶体管。尽管没有示出，但是管道晶体管包括配置用于耦合一对垂直沟道层137的管道沟道层以及配置用于使用置于管道栅极和管道沟道层之间的栅极绝缘层围绕管道沟道层的管道栅极。存储器串在衬底(未示出)上形成，包括存储器单元区域MCR以及第一和第二接触区域CTRl和CTR2。垂直沟道层137从衬底向上突出。
[0019]在衬底上形成串结构SML，其包括交替堆叠的存储器串的栅极线GLl至GLn以及第一层间绝缘层120A至120D。栅极线GLl至GLn以及第一层间绝缘层120A至120D被配置成围绕垂直沟道层137。栅极线GLl至GLn以及第一层间绝缘层120A至120D从存储器单元区域MCR延伸到第一和第二接触区域CTRl和CTR2。栅极线GLl至GLn以及层间绝缘层120A至120D从存储器单元区域MCR朝向第一和第二接触区域CTRl和CTR2向下层突出。栅极线GLl至GLn以及第一层间绝缘层120A至120D的每个的数目可以根据待堆叠的存储器单元的数目以及选择晶体管的数目以各种方式设定。来自栅极线GLl至GLn中的置于最高层中的栅极线的一个或更多个层中的栅极线可以用作选择晶体管的栅极线。置于选择晶体管的栅极线下面的剩余的栅极线可以用作存储器单元的栅极线。
[0020]垂直沟道层137被形成为穿透存储器单元区域MCR中的栅极线GLl至GLn以及第一层间绝缘层120A至120D。垂直沟道层137的外壁可以被包括隧道绝缘层、电荷捕获层和电荷阻挡层的多层的层围绕。在其他实施例中，该多层的层可以沿栅极线GLl至GLn的层的顶表面和底表面以及与垂直沟道层137相邻的栅极线GLl至GLn的层的侧壁形成。在其他实施例中，隧道绝缘层、电荷捕获层和电荷阻挡层至少之一可以被形成为围绕垂直沟道层137的外壁。其他层可以沿栅极线GLl至GLn的层的顶表面和底表面以及与垂直沟道层137相邻的栅极线GLl至GLn的层的侧壁形成。
[0021]在第一和第二接触区域CTRl和CTR2中，在栅极线GLl至GLn上形成障碍肋状图案Pl至P4。障碍肋状图案Pl至P4被形成为自对准第一和第二接触插塞180A至180D。障碍肋状图案Pl至P4被定位成通过彼此相邻的障碍肋状图案Pl至P4之间的空间，使第一和第二接触区域CTRl和CTR2中的栅极线GLl至GLn开放。更具体地，可以在栅极线GLl至GLn-1的边缘上并且在与存储器单元区域MCR相邻的第一和第二接触区域CTRl和CTR2中的串结构SML上形成障碍肋状图案Pl至P4。障碍肋状图案Pl至P4可以按相同间隔彼此隔开。可以在置于最下层中的栅极线GLl上形成第二层间绝缘层150。最下层中的栅极线GLl通过第二层间绝缘层150和障碍肋状图案P4之间的空间开放。因此，第二接触插塞180A可以在第二层间绝缘层150和与第二层间绝缘层150相邻的障碍肋状图案P4之间形成。第二接触插塞180A通过障碍肋状图案P2至P4与第一接触插塞180B至180D隔开。第二层间绝缘层150填充在与存储器单元区域MCR相邻的障碍肋状图案Pl之间并且也可以在串结构SML上形成。
[0022]障碍肋状图案Pl至P4可以包括一层或更多层的叠层。障碍肋状图案Pl至P4的顶表面可以置于同一线上。为此，在障碍肋状图案Pl至P4远离存储器单元区域MCR时，障碍肋状图案Pl至P4包括大量的叠层。因此，在障碍肋状图案Pl至P4远离存储器单元区域MCR时，障碍肋状图案Pl至P4具有较高的高度。障碍肋状图案Pl至P4中的每个可以包括障碍肋状掩模材料层143。每个障碍肋状图案Pl至P4可以进一步包括置于障碍肋状掩模材料层143下面的掩模层141。掩模层141可以由与用于形成栅极线GL2至GLn的传导层IlOA至IlOD相同的传导材料制成。另外，掩模层141可以由绝缘材料层形成，例如具有针对传导层IlOA至IlOD和第一层间绝缘层120A至120C不同的刻蚀选择性的氮化物层。位于栅极线GL2至GLn的同一级中的障碍肋状图案的叠层由与栅极线GL2至GLn相同的传导层IlOB至IlOD形成。位于第一层间绝缘层120C和120D的同一级中的障碍肋状图案的叠层由与第一层间绝缘层120C和120D相同的绝缘材料制成。
[0023]第二层间绝缘层150可以被形成为具有置于与障碍肋状图案Pl至P4的顶表面相同的线中的顶表面。
[0024]在障碍肋状图案Pl至P4和第二层间绝缘层150的开放表面上形成薄绝缘层160。在薄绝缘层160上形成第三层间绝缘层170。第三层间绝缘层170填充到障碍肋状图案Pl至P4之间的空间以及第二层间绝缘层150和与第二层间绝缘层150相邻的障碍肋状图案P4之间的另一空间中。薄绝缘层160由具有针对第三层间绝缘层170的不同刻蚀选择性的材料层形成。例如，薄绝缘层160可以由氮化物层形成。[0025]第一和第二接触插塞180A至180D穿透第三层间绝缘层170和薄绝缘层160。第一和第二接触插塞180A至180D延伸到栅极线GLl至GLn的顶表面。第一和第二接触插塞180A至180D耦合到栅极线GLl至GLn。第一接触插塞180B至180D在彼此相邻的障碍肋状图案之间自对准。第二接触插塞180A在第二层间绝缘层150和与第二层间绝缘层150相邻的障碍肋状图案P4之间自对准。薄绝缘层160置于第一和第二接触插塞180A至180D的侧壁和障碍肋状图案Pl至P4之间以及障碍肋状图案P4的侧壁和与障碍肋状图案P4相邻的第二层间绝缘层150之间。此外，薄绝缘层160置于通过第一和第二接触插塞180A至180D开放的障碍肋状图案Pl至P4的表面以及第二层间绝缘层150上。
[0026]第一和第二接触插塞180A至180D中的每个可以分成:穿透第三层间绝缘层170和薄绝缘层160的上端；以及上端下面的下端。上端可以具有比下端宽的宽度。结果，第一和第二接触插塞180A至180D中的每个可以具有T形截面。
[0027]第一和第二接触插塞180A至180D分别可以在第一和第二接触区域CTRl和CTR2中布置成锯齿状，以便保证对准余量。此外，第一和第二接触插塞180A至180D中的耦合到偶数编号栅极线GL2和GLn的第一组接触插塞(180B、180D)以及第一和第二接触插塞180A至180D中的耦合到奇数编号栅极线GLl和GLn-1的第二组接触插塞(180A、180C)可以置于不同的接触区域中。例如，如果第一组接触插塞(180B、180D)置于第一接触区域CTRl中，则第二组接触插塞(180A、180C)可以置于第二接触区域CTR2中。
[0028]根据本公开的其他实施例的半导体装置可以防止接触插塞180A至180D和栅极线GLl至GLn之间的失准，因为接触插塞180A至180C可以在障碍肋状图案Pl至P4之间自对准。因此，可以提高根据本公开的实施例的半导体装置的可靠性。
[0029]将结合图1的区域A详细描述根据本公开的其他实施例的制造半导体装置的各种方法。
[0030]图3A至3R是根据本公开的第一实施例的制造半导体装置的方法的透视图。
[0031]参照图3A，第一材料层2IOA至2IOD以及第二材料层220A至220D交替堆叠在包括存储器单元区域MCR和接触区域CTR2的衬底(未示出)上，从而形成多层结构ML1。形成多层结构MLl的第一材料层210A至210D以及第二材料层220A至220D的每个的数目可以通过各种方式设定。
[0032]尽管没有示出，但是可以在衬底和多层结构MLl之间形成源极线和管道栅极。
[0033]第一材料层210A至210D可以是在其中将形成栅极线的层中形成的牺牲层。第一材料层210A至210D可以由具有针对第二材料层220A至220D的不同的刻蚀选择性的材料层形成。第二材料层220A至220D在与第一层间绝缘层相同的层中形成。第二材料层220A至220D可以由用于形成第一层间绝缘层的绝缘材料制成。例如，第一材料层210A至210D可以由氮化物层形成。第二材料层220A至220D可以由氧化物层形成。
[0034]在形成多层结构MLl之后，形成穿透多层结构MLl的孔。在孔中形成垂直沟道层237。在形成垂直沟道层237之前，可以在每个孔的侧壁上进一步形成电荷阻挡层、电荷捕获层和隧道绝缘层至少之一。垂直沟道层可以被形成为完全填充孔。另外，垂直沟道层可以在孔的侧壁上形成为使得具有中空管形式。如果每个垂直沟道层237被形成为具有中空管形式，则由垂直沟道层237限定的管的内部可以填充绝缘材料。电荷阻挡层可由氧化物层形成，电荷捕获层可由能够捕获电荷的氮化物层形成，并且隧道绝缘层可由氧化硅层形成。垂直沟道层237可以由半导体层形成。例如，垂直沟道层237可由多晶硅层形成。
[0035]参照图3B，障碍肋状掩模247A至247D在多层结构MLl上形成。在形成障碍肋状掩模247A至247D之前可以进一步形成由第一材料层形成的掩模层，但是在本实施例中作为示例描述了其中不形成掩模层的情况。
[0036]障碍肋状掩模247A至247D限定了其中将形成障碍肋状图案的区域。障碍肋状掩模247A至247D平行地形成到接触区域CTR2上。此外，障碍肋状掩模247A至247D可以按相同的间隔布置。障碍肋状掩模247A至247D可以通过光刻工艺形成，该光刻工艺使用包括遮光单兀和曝光单兀的第一曝光掩模。
[0037]每个障碍肋状掩模247A至247D可以仅由第三材料层243形成。另外，每个障碍肋状掩模247A至247D可以被形成为具有第三材料层243和第四材料层245的堆叠结构。在本实施例中，障碍肋状掩模具有第三材料层243和第四材料层245的堆叠结构。第三材料层243具有针对第一材料层210A至210D以及第二材料层220A至220D的不同的刻蚀选择性。第四材料层245具有针对第三材料层243的不同的刻蚀选择性。例如，第三材料层243可以由多晶硅层或无定形碳层形成。第四材料层245可以由TiN形成。另外，第四材料层245可以由具有针对第三材料层243的不同的刻蚀选择性的氧化物层形成。如果第四材料层245由氧化物层形成，则第四材料层245可以由四乙基正硅酸盐(TEOS)制成。如果第四材料层245由TiN制成，则第四材料层245可以用作可用于检测后续刻蚀工艺中的刻蚀工艺切换点的材料层。如果每个障碍肋状掩模247A至247D仅由第三材料层243形成，则第三材料层243可以由具有针对第一材料层210A至210D以及第二材料层220A至220D的不同的刻蚀选择性的材料制成。第三材料层243可用于检测后续刻蚀工艺中的刻蚀工艺切换点。
[0038]参照图3C，形成覆盖障碍肋状掩模247A至247D的刻蚀掩模249A。刻蚀掩模249A可以是通过光刻工艺图案化的光刻胶图案。
[0039]参照图3D，执行用于减小刻蚀掩模249A的尺寸的刻蚀工艺，直至障碍肋状掩模247A至247D中的、与接触区域CTR2的边缘相邻的障碍肋状掩模247A开放。
[0040]参照图3E，刻蚀第二材料层220D，即未被障碍肋状掩模247A和剩余的刻蚀掩模249B覆盖的多层结构MLl的最高层。这里，可以去除通过刻蚀掩模249B开放的障碍肋状掩模247A的第四材料层245，从而开放第三材料层243。
[0041]用于减少刻蚀掩模249A的尺寸的刻蚀工艺可以切换到通过使用障碍肋状掩模247A的第三材料层243或第四材料层245的终点检测(EPD)方法刻蚀第二材料层220D的工艺。
[0042]参照图3F，执行用于减少刻蚀掩模249B的尺寸的刻蚀工艺以增加从接触区域CTR2的边缘暴露的障碍肋状掩模的数目。
[0043]参照图3G，对未被剩余的刻蚀掩模249C以及障碍肋状掩模247A和247B覆盖的第一材料层210D和第二材料层220C进行刻蚀。这里，通过刻蚀掩模249C开放的障碍肋状掩模247B的第四材料层245可以被去除，从而暴露第三材料层243。
[0044]用于减少刻蚀掩模249B的尺寸的刻蚀工艺可以切换到通过使用障碍肋状掩模247B的第三材料层243或第四材料层245的ETO方法刻蚀第一材料层2IOD以及第二材料层220D和220C的工艺。[0045]参照图3H，执行用于减少刻蚀掩模249C的尺寸的刻蚀工艺，以增加从接触区域CTR2的边缘暴露的障碍肋状掩模的数目。
[0046]参照图31，对未被剩余的刻蚀掩模249D以及障碍肋状掩模247A、247B和247C覆盖的第一材料层210D和210C以及第二材料层220D、220C和220B进行刻蚀。这里，通过刻蚀掩模249D开放的障碍肋状掩模247C的第四材料层245可以被去除，从而开放第三材料层 243。
[0047]用于减少刻蚀掩模249C的尺寸的刻蚀工艺可以切换到通过使用障碍肋状掩模247C的第三材料层243或第四材料层245的ETO方法刻蚀第一材料层2IOD和2IOC以及第二材料层220D、220C和220B的工艺。
[0048]参照图3J，执行用于减少刻蚀掩模249D的尺寸的刻蚀工艺，使得从接触区域CTR2的边缘暴露的障碍肋状掩模的数目增加。
[0049]参照图3K，对未被剩余的刻蚀掩模249E以及障碍肋状掩模247A、247B、247C和247D覆盖的第一材料层210D、210C和210B以及第二材料层220D、220C、220B和220A进行刻蚀。这里，通过刻蚀掩模249E开放的障碍肋状掩模247D的第四材料层245可以被去除，从而开放第三材料层243。
[0050]用于减少刻蚀掩模249E的尺寸的刻蚀工艺可以切换到通过使用障碍肋状掩模247D的第三材料层243或第四材料层245的ETO方法刻蚀第一材料层210D、210C和210B以及第二材料层220D、220C、220B和220A的工艺。
[0051]如上文所述，重复用于减小刻蚀掩模的尺寸的刻蚀工艺，直至与存储器单元区域MCR相邻的障碍肋状掩模247D开放。当通过剩余的刻蚀掩模暴露的障碍肋状掩模的数目增加时，执行刻蚀第一和第二材料层的工艺。结果，在栅极线区域中形成的第一材料层210A至210D朝向下层图案化，使得它们朝向接触区域CTR2突出。
[0052]已按与障碍肋状掩模的第三材料层243相同的形式被图案化的第一材料层210C和210D以及第二材料层220B至220D限定了其中将形成障碍肋状图案的区域。
[0053]参照图3L，在整个结构上形成第二层间绝缘层250。可以对第二层间绝缘层250的表面进行抛光，使得第三材料层243暴露。
[0054]参照图3M，通过刻蚀工艺形成穿透第二层间绝缘层250、第三材料层243、第一材料层210A至210D、以及第二材料层220A至220D的狭缝251。狭缝251可以在图3B中的跨越障碍肋状掩模的方向上形成。
[0055]通过仅经由狭缝251有选择地刻蚀第一材料层2IOA至2IOD来形成传导层槽253。
[0056]参照图3N，使用传导层255填充传导层槽253用于形成栅极线GLl至GLn，从而形成栅极线GLl至GLn以及障碍肋状图案Pl至P4。在使用传导层255填充传导层槽253之前，可以在传导层槽253的表面上进一步形成电荷阻挡层、电荷捕获层以及隧道绝缘层中的未在垂直沟道层237的外壁上形成的层。
[0057]接下来，使用绝缘材料258填充狭缝251。填充到狭缝251中的绝缘材料258可由具有针对第二层间绝缘层250的不同的刻蚀选择性的材料层形成。
[0058]参照图30，形成用于开放其中将形成接触插塞的接触区域CTR2的一些区域的刻蚀掩模259。刻蚀掩模259可以是通过光刻工艺形成的光刻胶图案。
[0059]通过较之绝缘材料258更快地刻蚀通过刻蚀掩模259暴露的第二层间绝缘层250，或者使用仅刻蚀第二层间绝缘层250的刻蚀材料刻蚀第二层间绝缘层250，使其中可以形成接触插塞的区域开放。
[0060]参照图3P，去除刻蚀掩模259。在包括其中以后形成接触插塞的开放区域的整个结构上形成薄绝缘层260。薄绝缘层260由具有针对随后将形成的第三层间绝缘层的不同刻蚀选择性的材料层形成，使得薄绝缘层260可以用作形成接触孔的后继工艺中的刻蚀停止层。例如，薄绝缘层260可以由氮化物层形成。
[0061]参照图3Q，在薄绝缘层260上形成第三层间绝缘层270。在第三层间绝缘层270上形成刻蚀掩模275。刻蚀掩模275可以是通过光刻工艺形成的光刻胶图案。
[0062]刻蚀第三层间绝缘层270的通过刻蚀掩模275开放的部分。可以执行刻蚀第三层间绝缘层270的部分的工艺，直至使薄绝缘层260暴露。
[0063]刻蚀薄绝缘层260的通过刻蚀掩模275开放的部分，使得栅极线GLl至GLn开放。刻蚀薄绝缘层260的部分的工艺可以使用各向异性刻蚀方法，使得在障碍肋状图案Pl至P4的侧壁上形成的薄绝缘层260可以保留。
[0064]通过第三层间绝缘层270和薄绝缘层260的刻蚀工艺形成通过第三层间绝缘层270的部分和薄绝缘层260的部分的接触孔，通过所述接触孔暴露栅极线GLl至GLn。
[0065]参照图3R，去除刻蚀掩模275，并且通过使用传导材料填充接触孔来形成接触插塞280A至280D。接触插塞280A至280D包括耦合到偶数编号的栅极线GL2和GLn的第一组接触插塞(280B、280D)以及耦合到奇数编号的栅极线GLl和GLn-1的第二组接触插塞(280A、280C)。接触插塞280A至280D布置成锯齿状。
[0066]根据以上方法，本公开可以防止接触插塞280A至280D和栅极线GLl至GLn之间的失准，因为接触插塞280A至280D可以在障碍肋状图案Pl至P4之间的空间中自对准。此外，在该实施例中，可以根据用于形成障碍肋状掩模的曝光掩模的曝光单元和遮光单元的布置将障碍肋状图案Pl至P4之间的间隔设定为目标值。这些间隔可以相等地设定。因此，在障碍肋状图案之间的曝光的栅极线GLl至GLn可以具有一致的宽度。此外，该实施例可以保证接触插塞280A至280D的对准余量，因为接触插塞280A至280D布置成锯齿状。
[0067]图4是图示根据本公开的第二实施例的制造半导体装置的方法的透视图。
[0068]参照图4，第一材料层310A至310D以及第二材料层320A至320D交替堆叠在包括存储器单元区域MCR和接触区域CTR2的衬底(未示出)上。第一材料层310A至310D可以在其中将形成栅极线的层中形成，并且可以由用于栅极线的传导层形成。第二材料层320A至320D可以在其中以后形成第一层间绝缘层的相同的层中形成。第二材料层320A至320D可以由用于形成第一层间绝缘层的绝缘材料形成。
[0069]在图3A中，形成穿透第一材料层310A至310D以及第二材料层320A至320D的孔。在每个孔的侧壁上依次形成电荷阻挡层、电荷捕获层和隧道绝缘层(未示出)。在孔内形成垂直沟道层337。
[0070]在其中形成垂直沟道层337的整个结构上可以进一步形成具有针对第一材料层310A至310D以及第二材料层320A至320D的不同刻蚀选择性的掩模层341。掩模层341可以由氮化物层形成。接下来，在图3B中，形成包括第三材料层343的障碍肋状掩模。
[0071]在图3C至3K中，形成覆盖障碍肋状掩模的刻蚀掩模。重复用于减少刻蚀掩模的尺寸的刻蚀工艺，直至障碍肋状掩模中的与存储器单元区域MCR相邻的障碍肋状掩模开放。此外，当通过剩余的刻蚀掩模暴露的障碍肋状掩模的数目增加时，执行刻蚀第一和第二材料层的工艺。结果，在栅极线区域中形成的第一材料层310A至310D朝向下层图案化，使得它们朝向接触区域CTR2突出。
[0072]去除在存储器单元区域MCR中形成的掩模层341和刻蚀掩模。结果，掩模层341保持在障碍肋状掩模的第三材料层343下面。按照与障碍肋状掩模的第三材料层343相同的方式图案化的掩模层341、第一材料层310C和310D、以及第二材料层320B至320D成为形成障碍肋状图案Pl至P4的叠层。
[0073]在其中形成障碍肋状图案Pl至P4的整个结构上形成第二层间绝缘层350。可以抛光第二层间绝缘层350的表面以使第三材料层343暴露。
[0074]在形成第二层间绝缘层350之后，可以在图3M中进一步执行形成狭缝的工艺。如果形成狭缝，则执行使用绝缘材料填充狭缝的工艺。在第二实施例中，由于第一材料层310A至310D由用于栅极线的传导层形成，因此可以省略形成传导层槽的工艺以及使用用于栅极线的传导层填充传导层槽的工艺。
[0075]后继工艺与上文参照图30至3R描述的工艺相同，并且因此省略了其描述。
[0076]图5是根据本公开的第三实施例的制造半导体装置的方法的透视图。
[0077]参照图5，第一材料层410A至410D以及第二材料层(未示出)交替堆叠在包括存储器单元区域MCR和接触区域CTR2的衬底(未示出)上。第一材料层410A至410D可以在其中以后形成栅极线的层中形成。第一材料层410A至410D可以由用于栅极线的传导层形成。第二材料层可以是在其中将形成第一层间绝缘层的层中形成的牺牲层。第二材料层可以具有针对第一材料层410A至410D的不同的刻蚀选择性。例如，第一材料层410A至410D可以由掺杂多晶硅层形成，而第二材料层可以由掺杂多晶硅层形成。
[0078]在图3A中，形成穿透第一材料层410A至410D以及第二材料层的孔。在每个孔的侧壁上依次形成电荷阻挡层、电荷捕获层和隧道绝缘层(未示出)。在孔内形成垂直沟道层437。
[0079]在其中形成垂直沟道层437的整个结构上可以进一步形成具有针对第一材料层410A至410D以及第二材料层不同刻蚀选择性的掩模层441。在图3B中，形成包括第三材料层443的障碍肋状掩模。
[0080]在图3C至3K中，形成覆盖障碍肋状掩模的刻蚀掩模。重复用于减少刻蚀掩模的尺寸的刻蚀工艺，直至障碍肋状掩模中的与存储器单元区域MCR相邻的障碍肋状掩模开放。此外，当通过剩余的刻蚀掩模暴露的障碍肋状掩模的数目增加时，执行刻蚀第一和第二材料层的工艺。结果，在栅极线区域中形成的第一材料层410A至410D朝向下层图案化，使得它们朝向接触区域CTR2突出。
[0081]去除在存储器单元区域MCR中形成的掩模层441和刻蚀掩模。结果，掩模层441保持在障碍肋状掩模的第三材料层443下面。按照与障碍肋状掩模的第三材料层443相同的方式图案化的掩模层341、第一材料层410C和410D、以及第二材料层限定了其中以后形成障碍肋状图案的区域。
[0082]在图3L中，在去除存储器单元区域MCR中的掩模层441之后，在整个结构上形成第二层间绝缘层450。可以抛光第二层间绝缘层450的表面以使第三材料层443暴露。
[0083]在图3M中，通过刻蚀第二层间绝缘层450、障碍肋状掩模的第三材料层443、第一材料层410A至410D和包括剩余的掩模层441的441、以及第二材料层，形成狭缝451。狭缝451穿透第二层间绝缘层450、障碍肋状掩模的第三材料层443、第一材料层410A至410D和包括剩余的掩模层441的441、以及第二材料层。
[0084]通过狭缝451选择性地仅仅去除第二材料层，形成了绝缘层槽453。使用用于第一层间绝缘层的绝缘材料填充绝缘层槽453。接下来，使用绝缘材料填充狭缝451，从而形成如图3N中所示的结构。
[0085]后继工艺与上文参照图30至3R描述的工艺相同，并且因此省略了其描述。
[0086]图6是根据本公开的实施例的存储器系统的示意性框图。
[0087]参照图6，根据实施例的存储器系统1000包括存储器装置1020和存储器控制器1010。
[0088]存储器装置1020包括根据第一至第三实施例形成的半导体存储器装置中的至少一个。存储器装置1020包括衬底、串结构、障碍肋状图案和第一接触插塞。衬底被配置成包括存储器单元区域和接触区域。串结构被配置成包括交替堆叠在衬底上的传导层和第一层间绝缘层并且从存储器单元区域朝向接触区域向下层突出。障碍肋状图案彼此隔开，在接触区域中在传导层上形成。障碍肋状图案被配置成通过所隔开的空间使接触区域中的传导层的层开放。第一接触插塞通过将传导材料填充到彼此相邻的障碍肋状图案之间的空间中的工艺形成。第一接触插塞耦合到接触区域中的传导层。
[0089]存储器控制器1010控制主机Host和存储器装置1020之间的数据交换。存储器控制器1010可以包括用于控制存储器系统1000的整体操作的中央处理单元(CPU) 1012。存储器控制器1010可以包括用作CPU 1012的操作存储器的SRAM 1011。存储器控制器1010可以进一步包括主机接口(I/F) 1013和存储器I/F 1015。主机I/F 1013可以配备有在存储器系统1000和主机之间的数据交换协议。存储器I/F 1015可以耦合存储器控制器1010和存储器设备1020。存储器控制器1010可以进一步包括纠错码块(ECC) 1014。ECC 1014可以检测从存储器设备1020读取的数据中的错误并纠正检测到的错误。尽管没有示出，但是存储器系统1000可以进一步包括用于存储用于与主机接驳的代码数据的ROM装置。存储器系统1000可以用作便携式数据存储卡。在实施例中，可以使用可以替换计算机系统的硬盘的固态硬盘(SSD)来实施存储器系统1000。
[0090]根据本公开，由于在障碍肋状图案之间形成了接触插塞，因此可以提高接触插塞和传导层之间的对准精度。因此，可以提高3D半导体装置的可靠性。
【权利要求】
1.一种半导体装置，包括: 衬底，其包括存储器单元区域和接触区域； 串结构，其包括交替堆叠在所述衬底上的传导层和第一层间绝缘层并且从所述存储器单元区域朝向所述接触区域向下层突出； 障碍肋状图案，其在所述接触区域中在所述传导层上彼此隔开，并且被配置用于通过所隔开的空间使所述接触区域中的所述传导层的层开放；以及 第一接触插塞，其填充到彼此相邻的障碍肋状图案之间的空间中并且耦合到所述接触区域中的所述传导层。
2.根据权利要求1所述的半导体装置，其中所述障碍肋状图案置于所述传导层的各个边缘的上部上以及与所述存储器单元区域相邻的接触区域中的所述串结构上。
3.根据权利要求1所述的半导体装置，进一步包括第二接触插塞，其耦合到所述传导层中的、置于所述串结构的最下层中的传导层的边缘的上部，并且通过障碍肋状图案与所述第一接触插塞分离。
4.根据权利要求3所述的半导体装置，进一步包括薄绝缘层，其在所述第一接触插塞和所述障碍肋状图案之间以及所述第二接触插塞和所述障碍肋状图案之间形成。
5.根据权利要求1所述的半导体装置，其中每个障碍肋状图案由具有一个或多个层的叠层形成。
6.根据权利要求5所述的半导体装置，其中: 所述叠层中的、置于与所述传`导层相同的层中的叠层由与所述传导层相同的材料制成，以及 所述叠层中的、置于与所述第一层间绝缘层相同的层中的叠层由与所述第一层间绝缘层相同的材料制成。
7.根据权利要求5所述的半导体装置，其中随着障碍肋状图案变得远离所述存储器单元区域，所述障碍肋状图案中包括的叠层数目增加。
8.根据权利要求1所述的半导体装置，其中所述障碍肋状图案以相同的间隔布置。
9.根据权利要求1所述的半导体装置，其中每个第一接触插塞包括如下的上端:所述上端被配置成具有大于所述障碍肋状图案之间的间隔的宽度并且从所述障碍肋状图案向上延伸。
10.一种制造半导体装置的方法，包括: 在衬底上形成串结构和障碍肋状图案，所述衬底包括存储器单元区域和接触区域，其中从所述存储器单元区域朝向所述接触区域向下层突出的所述串结构包括交替堆叠的传导层和第一层间绝缘层，并且在所述接触区域中在所述传导层上的所述障碍肋状图案彼此隔开，并且被配置成通过所隔开的空间使所述接触区域中的各个传导层的层开放；以及 通过填充所述接触区域中的所述障碍肋状图案之间的空间的间隙来形成耦合到所述传导层的第一接触插塞。
11.根据权利要求10所述的方法，其中所述障碍肋状图案置于所述传导层的各个边缘的上部上以及与所述存储器单元区域相邻的所述接触区域中的所述串结构上。
12.根据权利要求10所述的方法，进一步包括在形成所述第一接触插塞的同时形成第二接触插塞，所述第二接触插塞耦合到所述传导层中的、置于所述串结构的最下层中的传导层的边缘的上部，并且通过障碍肋状图案与所述第一接触插塞分离。
13.根据权利要求12所述的方法，其中形成所述第一接触插塞和所述第二接触插塞包括: 在其中形成所述串结构和所述障碍肋状图案的整个结构上形成第二层间绝缘层，使得各个传导层的层在所述接触区域中开放； 在所述第二层间绝缘层的表面上形成薄绝缘层； 在所述薄绝缘层上形成第三层间绝缘层； 通过刻蚀所述第三层间绝缘层和所述薄绝缘层来形成接触孔；以及 使用传导材料填充所述接触孔。
14.根据权利要求13所述的方法，其中所述薄绝缘层由具有针对所述第三层间绝缘层的不同刻蚀选择性的材料层形成。
15.根据权利要求10所述的方法，其中形成所述串结构和所述障碍肋状图案包括: 通过在所述衬底上交替堆叠第一材料层和第二材料层来形成多层结构； 在所述接触区域中的所述多层结构上形成障碍肋状掩模； 形成刻蚀掩模以覆盖所述障碍肋状掩模； 重复地执行减少所述刻蚀掩模的尺寸的刻蚀工艺，直至从与所述接触区域的边缘相邻的障碍肋状掩模到与所述存储器 单元区域相邻的障碍肋状掩模的障碍肋状掩模开放； 当通过减少所述刻蚀掩模的尺寸的刻蚀工艺开放的障碍肋状掩模的数目增加时，执行刻蚀所述第一材料层和所述第二材料层的工艺；以及去除所述刻蚀掩模。
16.根据权利要求15所述的方法，其中每个障碍肋状掩模由具有针对所述第一材料层和所述第二材料层的不同的刻蚀选择性的第三材料层形成。
17.根据权利要求15所述的方法，其中每个障碍肋状掩模具有第三材料层和第四材料层的叠层结构，其中所述第三材料层具有针对所述第一材料层和所述第二材料层的不同的刻蚀选择性，所述第四材料层具有针对所述第三材料层的不同的刻蚀选择性，并且当刻蚀所述第一材料层和所述第二材料层时去除所述第四材料层。
18.根据权利要求17所述的方法，其中减少所述刻蚀掩模的尺寸的刻蚀工艺切换到通过使用所述第四材料层的终点检测EH)方法来刻蚀所述第一材料层和所述第二材料层的工艺。
19.根据权利要求15所述的方法，进一步包括: 在去除所述刻蚀掩模之后，形成被配置成穿透所述障碍肋状掩模和所述多层结构的狭缝； 通过所述狭缝去除所述第一材料层，形成传导层槽； 使用传导层填充所述传导层槽；以及 使用绝缘材料填充所述狭缝。
20.根据权利要求15所述的方法，其中所述第二材料层由用于形成所述第一层间绝缘层的绝缘材料形成。
【文档编号】H01L21/8239GK103515388SQ201210466191
【公开日】2014年1月15日 申请日期:2012年11月16日 优先权日:2012年6月22日
【发明者】林勇贤 申请人:爱思开海力士有限公司