半导体装置及其制造方法
【专利摘要】一种半导体装置包括：单元结构；在单元结构的一侧形成的n个第一焊盘结构，并且每个第一焊盘结构被配置成具有台阶形式，其中2n个层形成一个层级；以及在单元结构的另一侧形成的n个第二焊盘结构，每个第二焊盘结构被配置成具有台阶形式，其中2n个层形成一个层级，其中n是1或更大的自然数，并且第一焊盘结构和第二焊盘结构具有高度不同的非对称的台阶形式。
【专利说明】半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求在2012年7月10日提交韩国知识产权局的韩国专利申请第10-2012-0074919号的优先权，该申请的整体内容通过引用合并于此。
【技术领域】
[0003]本公开的实施例涉及一种半导体装置及其制造方法，更具体地，涉及一种包括焊盘结构的三维(3D)半导体装置及其制造方法。
【背景技术】
[0004]非易失性存储器装置在切断针对该装置的电力供应的情况下仍保存所存储的数据。随着包括在单层硅衬底上制造的包括存储器单元的2D结构存储器装置的集成度接近极限，已提出了 3D结构的非易失性存储器装置。3D非易失性存储器装置典型地包括垂直堆叠在硅衬底上的存储器单元。
[0005]在该3D非易失性存储器装置中，通过向堆叠在衬底上的多个层中的各个字线提供偏压来驱动期望的存储器单元。为了通过向各个字线提供偏压来驱动存储器单元，通过以台阶的方式对在变细区域中形成的字线图案化，针对每个字线形成焊盘单元。此外，耦合到各个字线的接触插塞和金属线被形成为使得可以控制堆叠在多个层中的字线。
[0006]图1是示出已知的3D非易失性存储器装置的结构的透视图。为了易于描述，在图1中仅图示了单元结构和焊盘结构。
[0007]如图1中所示，已知的3D非易失性存储器装置包括单元区域CR以及置于单元区域CR两侧的第一和第二变细区域SRl和SR2。
[0008]置于单元区域CR中的单元结构C包括被配置成在堆叠方向上穿透单元结构C的沟道层CH。
[0009]在变细区域SRl和SR2中形成焊盘结构Pl和P2。每个焊盘结构Pl和P2包括台阶形式，其中一个层形成一个层级。为了形成这些焊盘结构。在形成堆叠在多个层中的字线之后，在减少一个掩模图案的同时重复执行刻蚀工艺。
[0010]在诸如上述结构中，焊盘结构Pl和P2被形成为其中一个层形成一个层级的台阶形式。因此，变细区域SRl和SR2变宽，并且存储器装置的集成度的提高受到限制。此外，为了将焊盘结构Pl和P2的η个层形成为台阶形式，必须执行η次刻蚀工艺，从而增加了刻蚀工艺的复杂度。
【发明内容】
[0011]本公开的一个示例性实施例涉及一种适用于简化的变细工艺的半导体装置及其制造方法。
[0012]在本公开的一个实施例中，一种半导体装置包括:单元结构；在单元结构的一侧形成的η个第一焊盘结构，每个第一焊盘结构被配置成具有台阶形式，其中2η层形成一个层级；以及在单元结构的另一侧形成的η个第二焊盘结构，每个第二焊盘结构被配置成具有台阶形式，其中2η层形成一个层级，其中η是I或更大的自然数，并且第一焊盘结构和第二焊盘结构具有高度不同的非对称的台阶形式。
[0013]在本公开的另一实施例中，一种制造半导体装置的方法包括:形成堆叠结构，其中限定单元区域和置于单元区域的相对侧的变细区域；执行主变细工艺，其有选择地刻蚀堆叠结构的变细区域以形成单元结构以及置于单元结构的相对侧的η个第一焊盘结构和η个第二焊盘结构，其中有选择地刻蚀变细区域，使得在第一焊盘结构和第二焊盘结构之间形成台阶；以及执行次变细工艺，其形成掩模图案，通过掩模图案使堆叠结构上的第一焊盘结构和第二焊盘结构的末端暴露，并且将掩模图案用作刻蚀障碍来刻蚀第一焊盘结构和第二焊盘结构的2η个层，使得第一焊盘结构和第二焊盘结构中的每个具有台阶形式，其中2η个层形成一个层级，其中η是I或更大的自然数。
【专利附图】
【附图说明】
[0014]图1是示出已知的3D非易失性存储器装置的结构的透视图；
[0015]图2是示出根据本公开的一个实施例的半导体装置的结构的透视图；
[0016]图3Α至6Β是图示根据本公开的一个实施例的制造半导体装置的方法的视图；
[0017]图7是示出根据本公开的一个实施例的半导体装置的结构的透视图；
[0018]图8Α至12Β是图示根据本公开的一个实施例的制造半导体装置的方法的视图；
[0019]图13至15是示出已应用本公开的实施例的半导体装置的单元结构的透视图；
[0020]图16示出了根据本公开的示例实施例的存储器系统的构造；以及
[0021]图17示出了根据本公开的示例实施例的计算系统的构造。
【具体实施方式】
[0022]在下文中，将参照附图详细描述本公开的一些示例实施例。附图被提供用于使本领域技术人员理解本公开的实施例的范围。
[0023]图2是示出根据本公开的一个实施例的半导体装置的结构的透视图。为了易于描述，在图2中仅图示了单元结构和焊盘结构。
[0024]如图2中所示，根据本公开的一个实施例的半导体装置包括单元结构C以及第一和第二焊盘结构Pll至Ρ22。通过有选择地刻蚀一个堆叠结构形成单元结构C以及第一和第二焊盘结构Pll至Ρ22。因此，单元结构C以及第一和第二焊盘结构Pll至Ρ22以诸如互连的方式形成。在本说明书中，为了易于描述，单元结构C以及第一和第二焊盘结构Pll至Ρ22根据它们的区域进行划分和限定。
[0025]单元结构C在单元区域CR中形成。单元结构C包括交替堆叠的层间绝缘层和传导层。单元结构C可以进一步包括被配置成在堆叠方向上穿透层间绝缘层和传导层的沟道层CH。
[0026]第一焊盘结构Pll和Ρ12置于第一变细区域SRl中并且耦合到单元结构C的一侧。数目η个(例如，η=2)第一焊盘结构Pll和Ρ12在第一变细区域SRl中形成。这里，η是I或更大的的自然数。每个第一焊盘结构Pll和Ρ12具有台阶形式，其中2η (例如，2η=4)个层可以形成一个层级。然而，在一些实施例中，考虑到可能存在第一和第二焊盘结构Pll至P22之间的台阶的本公开的特点，每个焊盘结构Pl I至P22的最高的层级和最低的层级可以包括少于2η (例如，2η=4)个层的层。
[0027]第二焊盘结构Ρ21和Ρ22置于第二变细区域SR2中并且耦合到单元结构C的另一侦U。例如，第二焊盘结构Ρ21和Ρ22置于单元结构C的与第一焊盘结构Pll和Ρ12相对的侦牝单元结构C置于它们之间。数目η个(例如，η=2)第二焊盘结构Ρ21和Ρ22在第二变细区域SR2中形成。此外，每个第二焊盘结构Ρ21和Ρ22具有台阶形式，其中2η(例如，2η=4)个层形成一个层级。
[0028]第一和第二焊盘结构Pll至Ρ22的每个层包括层间绝缘层和传导层的堆叠，并且可以包括上层间绝缘层和下传导层，或者上传导层和下层间绝缘层。例如，如果第一和第二焊盘结构Pll至Ρ22包括交替堆叠的第一传导层和第一层间绝缘层，并且单元结构C包括交替堆叠的第二传导层和第二层间绝缘层，则可以耦合基本上同一级的第一传导层和第二传导层，并且可以耦合基本上同一级的第一层间绝缘层和第二层间绝缘层。
[0029]此外，第一和第二焊盘结构Pll至Ρ22具有各自的台阶形式，每个台阶形式具有在相对于单元结构C的相反方向上形成的台阶。换言之，每个第一和第二焊盘结构Pll至Ρ22具有如下形式:其中在第一方向1-1’上形成台阶，并且第一焊盘结构Pll和Ρ12以及第二焊盘结构Ρ21和Ρ22具有在相反方向上形成的台阶。例如，当在从I’到I的方向上观看第一和第二焊盘结构Pll至Ρ22时，第一焊盘结构Pll和Ρ12的台阶可以上升并且第二焊盘结构Ρ21和Ρ22的台阶可以下降。
[0030]此外，在第二方向11-11’上彼此相邻的第一焊盘结构Pll和Ρ12具有一个层的台阶，并且在第二方向11-11’上彼此相邻的第二焊盘结构Ρ21和Ρ22也具有一个层的台阶。此外，置于单元结构C的相对侧的第一和第二焊盘结构对Ρ12和Ρ21以及置于单元结构C的相对侧的第一和第二焊盘结构对Pll和Ρ22中的每个具有η个(例如，η=2)层的台阶。因此，第一焊盘结构Pll和Ρ12具有非对称结构，第二焊盘结构Ρ21和Ρ22具有非对称结构，第一焊盘结构Pll和Ρ12以及第二焊盘结构Ρ21和Ρ22也具有非对称结构。
[0031]在诸如上述结构的结构中，第一和第二变细区域SRl和SR2被限定在单元区域CR的相对侧。此外，第一变细区域SRl被分成η (例如，η=2)份，并且η个第一焊盘结构在所分的变细区域中形成。第二变细区域SR2被分成η (例如，η=2)份，并且η (例如，η=2)个第二焊盘结构在所分的区域中形成。特别地，第一焊盘结构和第二焊盘结构具有带台阶的非对称台阶形式。当如上文所述以非对称台阶形式形成多个焊盘结构时，较之现有技术可以减小变细区域的面积。
[0032]图3Α至6Β是图示根据如图2中所见的本公开的实施例的制造半导体装置的方法的视图。图3至6中的每个的“Α”图是布局视图，并且图3至6中的每个的“B”图示出了透视图。
[0033]如图3Α和3Β中所示，形成堆叠结构，其中限定了单元区域CR以及置于单元区域CR的相对侧的第一和第二变细区域SRl和SR2。这里，第一变细区域是其中将形成数目η(例如，η=2)个第一焊盘结构Pll和Ρ12的区域，而第二变细区域是其中将形成数目η (例如，η=2)个第二焊盘结构Ρ21和Ρ22的区域。
[0034]通过交替堆叠第一材料层I和第二材料层2可以形成堆叠结构。这里，上侧的第二材料层2和下侧的第一材料层I形成了一个层(11至19)，并且堆叠结构包括多个层。[0035]在一个实施例中，彼此相互堆叠的第二材料层2和第一材料层I被图不为形成一个层(11至22)，并且下文描述了其中堆叠结构包括总共m (例如，m=12 ；11至22)个层的情况。
[0036]例如，第一材料层I和第二材料层2可以交替堆叠在其中形成诸如源极区域的底层结构的衬底上，因此形成堆叠结构。这里，第一材料层I用于形成字线或选择线的传导层，并且每个第二材料层2用于使堆叠的传导层彼此分离。第一材料层I可以根据材料层的预期用途被形成为具有不同的厚度。例如，用于选择线的传导层可以具有与用于字线的传导层相同的厚度或者比用于字线的传导层厚的厚度。
[0037]此外，第一材料层I和第二材料层2由具有高的刻蚀选择性的材料制成。例如，第一材料层I可以由诸如多晶硅层的传导层形成，并且第二材料层2可以由诸如氧化物层的绝缘层形成。在另一示例中，第一材料层I可以由诸如掺杂多晶硅层或掺杂无定形硅层的传导层形成，而第二材料层2可以由诸如未掺杂多晶硅层或未掺杂无定形硅层的牺牲层形成。在又一实施例中，第一材料层I可以由诸如氮化物层的牺牲层形成，而第二材料层2可以由诸如氧化物层的绝缘层形成。
[0038]如图4A至5B中所示，执行通过有选择地刻蚀堆叠结构的变细区域来限定单元结构C和焊盘结构Pll至P22的主变细工艺。
[0039]首先，如图4A和4B中所示，在形成第一掩模图案23使得其中形成第一和第二焊盘结构对Pll和P21的区域保持暴露之后，使用第一掩模图案23作为刻蚀障碍来刻蚀由第一和第二焊盘结构Pll和P21组成的一个层22。
[0040]因此，在置于同一变细区域的焊盘结构Pll和P12之间形成了台阶，并且在置于同一变细区域的焊盘结构P21和P22之间形成了台阶。就是说，在第二方向11-11’上在彼此相邻的第一焊盘结构Pll和P12之间形成了台阶，并且在第二方向11-11’上在彼此相邻的第二焊盘结构P21和P22之间形成了台阶。
[0041]此时，置于单元结构C的相对侧的第一和第二焊盘结构Pll和P21以及置于单元结构C的相对侧的第一和第二焊盘结构P12和P22具有对称结构。就是说，第一和第二焊盘结构Pll和P21具有其中已刻蚀一个层的形式，并且第一和第二焊盘结构P12和P22具有其中未刻蚀层的形式。为了帮助理解，在图4A的布局视图中的圆圈内示出了在每个焊盘结构中刻蚀的层的数目。
[0042]接下来，如图5A和5B中所示，在形成第二掩模图案24使得第二焊盘结构P21和P22保持暴露之后，通过使用第二掩模图案24作为刻蚀障碍来刻蚀第二焊盘结构的η (例如，η=2)个层。这里，在维持第二焊盘结构Ρ21和Ρ22之间的台阶同时，从顶部刻蚀第二焊盘结构Ρ21和Ρ22的η (例如，η=2)个层。例如，刻蚀在第二焊盘结构Ρ21的顶部的两个层20和21，并且刻蚀在第二焊盘结构Ρ22的顶部的两个层21和22，使得在第二焊盘结构Ρ21和Ρ22之间维持台阶。
[0043]在一些实施例中，第二掩模图案24可以被形成为使得第一焊盘结构Pll和Ρ12保
持暴露。
[0044]结果，在置于单元结构C的相对侧的第一和第二焊盘结构Pll和Ρ21之间形成了台阶，并且在置于单元结构C的相对侧的第一和第二焊盘结构Ρ12和Ρ22之间形成了台阶。因此，在所有第一和第二焊盘结构Pll至Ρ22之间形成了台阶。[0045]在主变细工艺完成之后，不仅在第二方向11-11’上在彼此相邻的第一和第二焊盘结构Pll至P22之间存在台阶，而且在第一方向1-1’上在置于单元结构C的相对侧的第一和第二焊盘结构Pll至P22之间存在台阶。在一些实施例中，在单元结构C的相对侧的第一和第二焊盘结构Pll至P22之间形成台阶之后，可以在第二方向11-11’上在彼此相邻的第一和第二焊盘结构Pll至P22之间形成台阶。
[0046]如图6A和6B中所示，执行对具有台阶形式的第一和第二焊盘结构Pll至P22图案化的次变细工艺。
[0047]首先，形成第三掩模图案25，使得在第一方向1-1’上的第一和第二焊盘结构Pll至P22的末端保持暴露，第三掩模图案25可以在其上已完成主变细工艺的堆叠结构上形成。第三掩模图案25被形成为具有如下尺寸:该尺寸使得保持暴露的第一和第二焊盘结构Pll至P22的末端具有等于每个层中包括的第一材料层I的焊盘单元的宽度。此外，第三掩模图案25被形成为足够厚，足以用作刻蚀障碍，尽管可以在后继刻蚀工艺中减少第三掩模图案25。
[0048]通过使用第三掩模图案25作为刻蚀障碍来刻蚀2η (例如，2η=4)个层。这里，第一和第二焊盘结构PU至Ρ22之间的台阶保持完整，并且从第一和第二焊盘结构Ρ21至Ρ22的顶部对堆叠结构刻蚀2η (例如，2η=4)个层。
[0049]接下来，减少第三掩模图案25。使第三掩模图案25减少等于在第一方向1_1’上每个层中包括的第一材料层I的焊盘单元的宽度。因此，第一和第二焊盘结构Pll至Ρ22在远离单元结构C的方向上，即在第一方向1-1’上延伸，因此被图案化成台阶形式，使得每个第一和第二焊盘结构Pll至Ρ22的台阶随着台阶延伸远离单元结构C而下降。例如，如果单元结构C置于基于第一焊盘结构Pll和Ρ12的方向I上，则第一焊盘结构Pll和Ρ12在方向I’上延伸的同时被图案化为具有台阶。此外，如果单元结构C置于基于第二焊盘结构Ρ21和Ρ22的方向I’上，则第二焊盘结构Ρ21和Ρ22在方向I’上延伸的同时被图案化为具有台阶。
[0050]在一些实施例中，每个层中包括的第一材料层I可以具有宽度相同的焊盘单元或者宽度不同的焊盘单元。例如，通过考虑在后继工艺中形成的接触插塞和焊盘单元的对准余量，下侧的第一材料层I可以具有宽度较宽的焊盘单元。在该情况下，当减少第三掩模图案25时减少宽度的递减。
[0051]接下来，通过使用第三掩模图案25作为刻蚀障碍来刻蚀2η (例如，2η=4)个层。这里，同时刻蚀顶部的最先刻蚀的2η (例如，2η=4)个层以及首先刻蚀的2η个层下面的2η(例如，2η=4)个层。重复如上文所述的减少第三掩模图案25和刻蚀2η个层的工艺直至刻蚀总共m (例如，m=12)个层。
[0052]结果，形成了均具有台阶形式的第一和第二焊盘结构Pll至P22，在台阶形式中2n(例如，2n=4)个层形成一个层级。例如，第一焊盘结构Pll被图案化为具有3个层级11至13,14至17、和18至21的台阶形式，并且第一焊盘结构P12被图案化为具有3个层级11至14、15至18、和19至22的台阶形式。此外，第二焊盘结构P21被图案化为具有3个层级
11、12至15、和16至19的台阶形式，并且第二焊盘结构P22被图案化为具有3个层级11至12、13至16、和17至20的台阶形式。
[0053]在一些实施例中，在执行次变细工艺之后，可以执行主变细工艺。[0054]接下来，执行形成单元结构的存储器单元的工艺(尽管没有示出)。例如，在形成穿透单元结构C的沟道层之后，可以在狭缝中填充绝缘层。因此，形成了堆叠在单元区域CR中的存储器单元。
[0055]在形成狭缝之后，可以根据第一材料层I和第二材料层2的类型执行附加工艺。
[0056]例如，第一材料层I可以是传导层，并且第二材料层2可以由绝缘层形成。在该情况下，在使狭缝内保持暴露的第一材料层I硅化之后，在狭缝内填充绝缘层。
[0057]这里，根据淀积绝缘层的方法，可以在狭缝内形成气隙。
[0058]对于另一示例，第一材料层I可以由传导层形成，并且第二材料层2可以由牺牲层形成。在该情况下，在去除在狭缝内暴露的第二材料层2之后，在已从中去除第二材料层2的区域内以及在狭缝内填充绝缘层。这里，根据淀积绝缘层的方法，可以在已从中去除第二材料层2的区域内以及在狭缝内形成气隙。
[0059]对于又一示例，第一材料层I可以由牺牲层形成，并且第二材料层2可以由绝缘层形成。在该情况下，去除在狭缝内暴露的第二材料层2。接下来，通过在已从中去除第一材料层I的区域内填充由钨(W)制成的传导层来形成字线和选择线。接下来，在狭缝内填充绝缘层40 (参见图8B)。
[0060]根据以上方法，由于焊盘结构被图案化为其中2n (2n=4)个层形成一个层级的台阶形式，因此变细工艺可以较之已知方法简化。
[0061]图7是示出根据本公开的第二实施例的半导体装置的结构的透视图。为了易于描述，在该图中仅图示了单元结构和焊盘结构。出于简要的目的，省略了与结合图2中所示的实施例给出的描述基本上相似的描述。
[0062]如图7中所示，根据本公开的一个实施例的半导体装置包括置于单元区域CR中的单元结构C以及置于第一和第二变细区域SRl和SR2中的第一和第二焊盘结构Pll至P23。第一和第二变细区域SRl和SR2分别包括η (例如，η=3)个焊盘结构Pll至Ρ13以及Ρ21至Ρ23，并且每个焊盘结构Pll至Ρ23具有其中2η (例如，2η=6)个层可以形成一个层级的台阶形式。
[0063]图8Α至12Β是图示根据本公开的实施例的制造图7中所示的半导体装置的方法的视图。图8至12中的每个的“Α”图是布局视图，并且图8至12中的每个的“B”和“C”图示出了透视图。为了简化，省略了相对前面的实施例给出的描述冗余的内容。
[0064]如图8Α和SB中所示，形成堆叠结构，其中限定了单元区域CR以及置于单元区域CR的相对侧的第一和第二变细区域SRl和SR2。第一和第二变细区域SRl和SR2是其中将形成η (例如，η=3)个焊盘结构Pll至Ρ23的区域。此外,形成m (例如,m=18 ;31至48)个层的堆叠结构。
[0065]如图9A至IOB中所示，在置于同一变细区域中的焊盘结构P11、P12和P13之间形成台阶，并且置于同一变细区域中的焊盘结构P21、P22和P23之间形成台阶。
[0066]如图9A和9B中所示，形成了第一掩模图案(未示出)使得其中将形成第一和第二焊盘结构Pll和P21对的区域保持暴露。使用第一掩模图案作为刻蚀障碍来刻蚀第一和第二焊盘结构Pll和P21的一个层48。
[0067]接下来，如图1OA和IOB中所示，在第二方向I1-1I’上减少第一掩模图案，使得置于单元结构C的相对侧的第一和第二焊盘结构对P12和P22暴露。使用减少的第一掩模图案作为刻蚀障碍来刻蚀由第一和第二焊盘结构Pll至P22组成的一个层(47和48)。此时，首先刻蚀的第一和第二焊盘结构Pll和P21的一个层47以及新暴露的第一和第二焊盘结构P12和P22的一个层48被同时刻蚀，因此第一和第二焊盘结构Pll和P21维持一个层的台阶。
[0068]因此，在置于同一变细区域中的焊盘结构P11、P12和P13之间形成台阶，并且在置于同一变细区域中的焊盘结构P21、P22和P23之间形成台阶。这里，重复减少和刻蚀第一掩模图案的工艺，直至在置于第一变细区域SRl中的焊盘结构PU、P12和P13之间以及在置于第二变细区域SR2中的焊盘结构P21、P22和P23之间形成台阶。例如，如果每个第一和第二变细区域SRl和SR2包括η个焊盘结构，则可以在减少第一掩模图案的同时执行(η-1)次刻蚀工艺。
[0069]如图1IA和IIB中所示，在形成第二掩模图案(未示出)使得第二焊盘结构Ρ21至Ρ23保持暴露之后，使用第二掩模图案作为刻蚀障碍来刻蚀第二焊盘结构Ρ21至Ρ23的η(例如，η=3)个层。
[0070]因此，在所有第一和第二焊盘结构Pll至Ρ23之间形成台阶，并且因此主变细工艺完成。
[0071]如图12Α和12Β中所示，在已完成主变细工艺的结果上，形成第三掩模图案(未示出)使得在第一方向1-1’上的第一和第二焊盘结构Pll至Ρ23的末端保持暴露。使用第三掩模图案作为刻蚀阻挡层来刻蚀在顶部的2η (例如，2η=6)个层。第一和第二焊盘结构Pll至Ρ23之间的台阶保持完整，并且刻蚀在顶部的2η (例如，2η=6)个层。
[0072]在减少第三掩模图案之后，使用减少的第三掩模图案作为刻蚀障碍来刻蚀2η (例如，2η=6)个层。这里,在顶部首先刻蚀的2η (例如,2η=6)个层以及在2η (例如，2η=6)个层下面的2η (例如，2η=6)个层被同时刻蚀。重复在减少第三掩模图案之后刻蚀2η (例如，2η=6)个层的工艺，直至总共m (例如，m=18)个层被完全图案化。
[0073]结果，形成了第一和第二焊盘结构Pll至P23，使得每个第一和第二焊盘结构Pll至P23均可以具有其中2n (例如，2n=6)个层形成一个层级的台阶形式。例如，第一焊盘结构Pll被图案化为具有3个层级31至34、35至40、和41至46的台阶形式；第一焊盘结构P12被图案化为具有3个层级31至35、36至41、和42至47的台阶形式；第一焊盘结构P13被图案化为具有3个层级31至36、37至42、和43至48的台阶形式。此外，第二焊盘结构P21被图案化为具有3个层级31、32至37、和38至43的台阶形式；第二焊盘结构P22被图案化为具有3个层级31至32、33至38、和39至44的台阶形式；第二焊盘结构P23被图案化为具有3个层级31至33、34至39、和40至45的台阶形式。
[0074]图13是示出已应用本公开的实施例的半导体装置的单元结构的透视图。为了易于描述，未示出绝缘层。
[0075]如图13中所示，根据本公开的一个示例实施例的半导体装置包括依次堆叠在配备有源极区域S的衬底SUB上的至少一层下选择线LSL、多层字线WL以及至少一层上选择线USL。半导体装置进一步包括配置成穿透下选择线LSL、字线WL和上选择线USL的垂直沟道层CH，配置成基本上围绕垂直沟道层CH的存储器层(未示出)以及在第二方向11-11’上延伸的位线BL。位线BL耦合到布置在第二方向11-11’上的垂直沟道层CH的顶部。
[0076]图14是示出已应用本公开的实施例的半导体装置的单元结构的透视图。为了易于描述，未示出绝缘层。
[0077]如图14中所示，根据本公开的一个示例实施例的半导体装置包括第一源极层S1、在第一源极层SI内形成的一个或更多个第二源极层S2、在多个层中堆叠在第一源极层SI上的传导层(LSL、WL、USL)、配置成穿透传导层并且耦合到第二源极层S2的半导体柱、以及在第二源极层S2内形成的被分别配置成穿透第二源极层S2并且耦合到第一源极层SI的第三源极层S3。
[0078]半导体装置进一步包括配置成基本上围绕半导体柱的外表面以及第二源极层S2的存储器层(未示出)以及在传导层的顶部形成并且在第二方向11-11’上延伸的位线BL。位线BL耦合到布置在第二方向11-11’上的各个半导体柱。
[0079]在多个层中堆叠的传导层中，在底部的一个或更多个传导层可以用作下选择线LSL，在顶部的一个或更多个传导层可以用作上选择线USL，并且剩余的传导层可以用作字线WL。
[0080]第一至第三源极层SI至S3的每个可以由其中已被掺杂杂质的多晶硅层或金属层形成。例如，每个第一和第二源极层SI和S2可以由其中已被掺杂N型杂质的多晶硅层形成，并且第三源极层S3可以由钨(W)制成的金属层形成。
[0081]半导体柱可以用作沟道层CH。例如，半导体柱可以由其中未被掺杂杂质的多晶硅层形成。此外，半导体柱可以一体地耦合到第二源极层S2。
[0082]下文描述了一种制造具有以上堆叠结构的半导体装置的方法。在形成堆叠结构之前，形成第一源极层Si。在通过刻蚀第一源极层SI形成槽T之后，在槽内形成牺牲层(未示出)。槽T可以在其中形成第二和第三源极层S2和S3的区域中形成。通过刻蚀第一材料层和第二材料层，在其中形成牺牲层的第一源极层SI上形成耦合到槽T的沟道孔H。去除在沟道孔H的底部暴露的牺牲层。接下来，在槽T和沟道孔H的内侧上形成半导体层。在其中可以形成第三源极层S3的区域上的沟道孔H之间形成具有下延到第一源极层SI的深度的第一狭缝SL1。通过第一狭缝SLl将杂质掺杂到在槽T内形成的半导体层中，从而形成第二源极层S2。接下来，在第二源极层S2和第一狭缝SLl的下部分内形成耦合到第一源极层SI的第三源极层S3。
[0083]图15是示出已应用本公开的实施例的半导体装置的单元结构的透视图。为了易于描述，未示出绝缘层。
[0084]如图15中所示，根据本公开的一个示例实施例的半导体装置包括:层间绝缘层ILD、在层间绝缘层ILD内形成的一个或更多个第一源极层S1、在层间绝缘层ILD上在多个层中堆叠的传导层(LSL、WL、USL)、被配置成穿透传导层并且耦合到第一源极层SI的半导体柱、以及在第一源极层SI中分别形成的第二源极层S2。半导体装置进一步包括被配置成基本上围绕半导体柱的外表面和第一源极层SI的存储器层(未示出)以及在传导层上形成并且在第二方向11-11’上延伸的位线BL。
[0085]这里，半导体柱可以用作沟道层CH，并且传导层可以用作下选择线SLS、字线WL或上选择线USL。
[0086]此外，可以通过将杂质掺杂到半导体层中来形成第一源极层SI，并且第二源极层S2可以由金属层形成。在该情况下，由于减小了源极电阻，因此可以改进半导体装置的特性。[0087]在图15中，第一源极层SI被图示为完全围绕第二源极层S2的底部。在一些实施例中，第二源极层S2的底部可以部分地突出，使得突出的部分穿透第一源极层SI。
[0088]下文描述了一种形成具有以上堆叠结构的半导体装置的单元结构的方法。在形成堆叠结构之前，形成层间绝缘层ILD。接下来，通过刻蚀层间绝缘层ILD形成槽T。槽T可以在其中形成第一和第二源极层SI和S2的区域中形成。在槽T内形成牺牲层(未示出)之后，在其中形成牺牲层的层间绝缘层上交替形成第一材料层和第二材料层。通过刻蚀第一材料层和第二材料层，形成耦合到槽T的沟道孔H。接下来，去除在沟道孔底部暴露的牺牲层。接下来，在槽T和沟道孔H的内侧上形成半导体层。接下来，在沟道孔H之间形成具有至少下延到槽T的深度的第一狭缝SLl。通过第一狭缝SLl将杂质掺杂到在槽T内形成的半导体层中，从而形成第一源极层SI。在第一源极层SI内分别形成第二源极层S2。
[0089]图16示出了根据本公开的示例实施例的存储器系统的构造。
[0090]如图16中所示，根据本公开的示例实施例的存储器系统100包括非易失性存储器装置120和存储器控制器110。
[0091]非易失性存储器装置120被配置成具有包括结合第一或第二实施例描述的焊盘结构的存储器单元。此外，非易失性存储器装置120可以是包括多个快闪存储器芯片的多芯片封装。
[0092]存储器控制器110被配置成控制非易失性存储器装置120，并且其可以包括SRAM111、中央处理单元(CPU) 112、主机接口(I/F) 113、ECC电路114、和存储器接口(I/F)115。SRAM 111被用作CPU 112的操作存储器。CPU 112执行存储器控制器110的数据交换的整体控制操作。主机I/F 113配备有访问存储器系统100的主机的数据交换协议。此夕卜，ECC 114电路检测并纠正从非易失性存储器装置120读取的数据中包括的错误。存储器I/F 115作为用于非易失性存储器装置120的接口执行功能。存储器控制器110可以进一步包括用于存储用来与主机对接的代码数据的ROM。
[0093]如上文所述配置的存储器系统100可以是其中组合非易失性存储器装置120和控制器110的存储器卡或固态硬盘(SSD)。例如，如果存储器系统100是SSD，则存储器控制器110可以通过各种接口协议之一与外部(例如，主机)通信，接口协议诸如USB、MMC, PC1-E、SATA、PATA、SCS1、ESDI 和 IDE。
[0094]图17示出了根据本公开的示例实施例的计算系统的构造。
[0095]如图17中所示，根据本公开的实施例的计算系统200可以包括CPU 220,RAM 230、用户接口 240、调制解调器250和存储器系统210，所有这些部件电耦合到系统总线260。如果计算系统200是移动设备，则计算系统200可以进一步包括用于向计算系统200提供操作电压的电池。计算系统200可以进一步包括应用芯片组、相机图像处理器(CIS)、移动DRAM 等。
[0096]存储器系统210可以包括诸如上文参照图16描述的非易失性存储器装置212和存储器控制器211。
[0097]在本公开中，非易失性存储器装置，特别地，其中堆叠字线的3D NAND快闪装置，已被描述为示例，但是本公开不限于此。本公开可以应用于包括堆叠的传导层的所有半导体装置，并且也可以应用于诸如DRAM的易失性存储器装置和诸如RERAM和PCRAM的非易失性存储器装置。[0098] 如上文所述，半导体装置包括置于单元结构的相对侧的多个焊盘结构。这里，焊盘结构具有非对称台阶形式。因此，较之现有技术，可以减少变细区域的面积并且可以简化变细处理。
【权利要求】
1.一种半导体装置，包括: 单元结构； 在所述单元结构的一侧形成的η个第一焊盘结构，并且每个第一焊盘结构被配置成具有台阶形式，其中2η个层形成一个层级；以及 在所述单元结构的另一侧形成的η个第二焊盘结构，每个第二焊盘结构被配置成具有台阶形式，其中2η个层形成一个层级， 其中η是I或更大的自然数，并且所述第一焊盘结构和所述第二焊盘结构具有高度不同的非对称的台阶形式。
2.根据权利要求1所述的半导体装置，其中: 所述第一焊盘结构中的彼此相邻的第一焊盘结构具有一个层的台阶， 所述第二焊盘结构中的彼此相邻的第二焊盘结构具有一个层的台阶，以及 置于所述单元结构的相对侧的一对第一焊盘结构和第二焊盘结构具有η个层的台阶。
3.根据权利要求1所述的半导体装置，其中所述第一焊盘结构和所述第二焊盘结构被图案化为具有在远离所述单元结构的方向上延伸的台阶的台阶形式，使得所述第一焊盘结构和所述第二焊盘结构中的每个的台阶随着所述第一焊盘结构和所述第二焊盘结构延伸远离所述单元结构而下降。
4.根据权利要求1所述的半导体装置，其中所述第一焊盘结构和所述第二焊盘结构的每个层包括第一层间绝缘层和第一传导层。
5.根据权利要求4所述的半导体装置，其中: 所述单元结构包括交替堆叠的第二层间绝缘层和第二传导层， 在基本上同一级形成的所述第一层间绝缘层和所述第二层间绝缘层耦合，以及 在基本上同一级形成的所述第一传导层和所述第二传导层f禹合。
6.根据权利要求1所述的半导体装置，其中所述单元结构包括: 第一沟道层，其被配置成穿透所述单元结构；以及 至少一层下选择线、多层字线、和至少一层上选择线，它们依次堆叠并且被配置成围绕所述第一沟道层。
7.根据权利要求6所述的半导体装置，进一步包括: 衬底，所述衬底包括耦合到所述第一沟道层的底部的源极区域。
8.根据权利要求6所述的半导体装置，进一步包括: 第一源极层，其在所述单元结构下面形成； 第二源极层，其在所述第一源极层内形成并且耦合到所述第一沟道层的底部； 存储器层，其被配置成围绕所述第二源极层和所述第一沟道层的外表面；以及第三源极层，其分别在所述第二源极层内形成，被配置成穿透所述第二源极层和所述存储器层，并且耦合到所述第一源极层。
9.根据权利要求6所述的半导体装置，进一步包括: 绝缘层，其在所述单元结构下面形成； 第一源极层，其在所述绝缘层内形成并且耦合到所述第一沟道层的底部； 第二源极层，其在所述第一源极层内形成；以及 存储器层，其被配置成围绕所述第一源极层和所述第一沟道层的外表面。
10.一种制造半导体装置的方法，包括: 形成堆叠结构，其中限定单元区域和置于所述单元区域的相对侧的变细区域； 执行主变细工艺，其有选择地刻蚀所述堆叠结构的变细区域，以形成单元结构以及置于所述单元结构的相对侧的η个第一焊盘结构和η个第二焊盘结构，其中有选择地刻蚀所述变细区域，使得在所述第一焊盘结构和所述第二焊盘结构之间形成台阶；以及 执行次变细工艺，其形成掩模图案，通过所述掩模图案使所述堆叠结构上的所述第一焊盘结构和所述第二焊盘结构的末端暴露，并且将所述掩模图案用作刻蚀障碍来刻蚀所述第一焊盘结构和所述第二焊盘结构的2η个层，使得所述第一焊盘结构和所述第二焊盘结构中的每个具有台阶形式，其中2η个层形成一个层级， 其中η是I或更大的自然数。
11.根据权利要求10所述的方法，其中所述主变细工艺包括: 形成第一掩模图案，置于相对侧的一对第一焊盘结构和第二焊盘结构通过所述第一掩模图案暴露，并且使用所述第一掩模图案作为刻蚀障碍来刻蚀所述第一焊盘结构和所述第二焊盘结构的一个层；以及 形成第二掩模图案，所述第二焊盘结构通过所述第二掩模图案暴露，并且使用所述第二掩模图案作为刻蚀障碍来刻蚀所述第二焊盘结构的η个层。
12.根据权利要求11所述的方法，其中: 刻蚀所述第一焊盘结构和所述第二焊盘结构的一个层被执行η-1次，以及当刻蚀所述第一焊盘结构和所 述第二焊盘结构的一个层被重复执行时，减少所述第一掩模图案，使得置于相对侧的所述第一焊盘结构和所述第二焊盘结构的对进一步暴露，并且使用减少的第一掩模图案作为刻蚀障碍来刻蚀所述第一焊盘结构和所述第二焊盘结构的一个层。
13.根据权利要求10所述的方法，其中所述次变细工艺包括:重复执行减少掩模图案的工艺，以及使用减少的掩模图案作为刻蚀障碍来刻蚀所述第一焊盘结构和所述第二焊盘结构的2η个层。
14.根据权利要求10所述的方法，其中: 所述第一焊盘结构中的彼此相邻的第一焊盘结构具有一个层的台阶， 所述第二焊盘结构中的彼此相邻的第二焊盘结构具有一个层的台阶，以及 置于所述单元区域的相对侧的第一焊盘结构和第二焊盘结构具有η个层的台阶。
15.根据权利要求10所述的方法，其中所述第一焊盘结构和所述第二焊盘结构被图案化为具有在远离所述单元结构的方向上延伸的台阶的台阶形式，使得所述第一焊盘结构和所述第二焊盘结构中的每个的台阶随着所述第一焊盘结构和所述第二焊盘结构延伸远离所述单元结构而下降。
16.根据权利要求10所述的方法，其中所述第一焊盘结构和所述第二焊盘结构的每个层包括第一层间绝缘层和第一传导层。
17.根据权利要求16所述的方法，其中: 所述单元结构包括交替堆叠的第二层间绝缘层和第二传导层， 在基本上同一级形成的所述第一层间绝缘层和所述第二层间绝缘层耦合，以及 在基本上同一级形成的所述第一传导层和所述第二传导层f禹合。
18.根据权利要求10所述的方法，进一步包括形成第一沟道层，所述第一沟道层被配置成在堆叠方向上穿透所述堆叠结构的单元区域。
19.根据权利要求10所述的方法，进一步包括: 在形成所述堆叠结构之前，形成第一源极层； 通过刻蚀所述第一源极层来形成槽； 在所述槽内形成牺牲层； 通过刻蚀第一材料层和第二材料层形成耦合到所述槽的沟道孔； 去除在所述沟道孔的底部暴露的所述牺牲层； 在所述槽和所述沟道孔的内侧上形成半导体层； 在所述沟道孔之间形成具有延伸到所述第一源极层的深度的第一狭缝； 通过所述第一狭缝将杂质掺杂到在所述槽的内侧上形成的半导体层中，形成第二源极层；以及 在所述第二源极层和所述第一狭缝的下部分内形成第三源极层，其中所述第三源极层耦合到所述第一源极层。
20.根据权利要求10所述的方法，进一步包括: 在形成所述堆叠结构之前形成层间绝缘层； 通过刻蚀所述层间绝缘层形成槽； 在所述槽内形成牺牲层； 在其中形成所述牺牲层的所述层间绝缘层上交替形成第一材料层和第二材料层； 通过刻蚀所述第一材料层和所述第二材料层来形成耦合到所述槽的沟道孔； 去除在所述沟道孔的底部暴露的所述牺牲层； 在所述槽和所述沟道孔的内侧上形成半导体层； 在所述沟道孔之间形成具有至少延伸到所述槽的深度的第一狭缝； 通过所述第一狭缝将杂质掺杂到在所述槽的内侧上形成的半导体层中，形成第一源极层；以及 在所述第一源极层内形成第二源极层。
【文档编号】H01L21/48GK103545279SQ201210466154
【公开日】2014年1月29日 申请日期:2012年11月16日 优先权日:2012年7月10日
【发明者】李起洪, 皮昇浩, 文成益 申请人:爱思开海力士有限公司