专利名称：半导体集成器件形成方法
技术领域：
本发明涉及半导体技术，特别涉及一种半导体集成器件形成方法。
背景技术：
随着半导体器件的特征尺寸(⑶，Critical Dimension)变得越来越小,半导体芯片的集成度越来越高，在单位面积上需要形成的器件数量和类型也越来越多，从而对半导体工艺的要求也越来越高。如何合理安排各种不同器件的位置、以及利用各器件制造的共同点来节约半导体工艺步骤和材料成为现在研究的热点。
在半导体器件制造中，多晶硅是一种很常用的导电材料，通常可以用于制作MOS晶体管的栅电极、高阻值多晶硅电阻、闪存的浮栅、控制栅等。公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括半导体衬底10，位于所述半导体衬底10表面间隔排列的两个存储位单元50，位于所述两个存储位单元50之间的沟槽，位于所述沟槽的侧壁和底部表面的隧穿氧化层70，位于隧穿氧化层70表面且填充满所述沟槽的多晶硅字线40，位于所述半导体衬底10表面的导电插塞20，所述导电插塞20位于所述存储位单元50的两侧。其中，所述存储位单元50包括位于所述半导体衬底10表面的第一层氧化硅层51，位于所述第一层氧化硅层51表面的第一多晶娃浮栅52,位于所述第一多晶娃浮栅52表面的第二层氧化娃层53,位于所述第二层氧化娃层53表面的第一多晶娃控制栅54,覆盖所述第一层氧化娃层51、第一多晶娃浮栅52、第二层氧化娃层53、第一多晶娃控制栅54的氧化娃侧墙55。目前，所述分栅式闪存与多晶硅电阻是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成多晶硅电阻。但所述形成工艺的集成度较低，工艺步骤较多。
发明内容
本发明解决的问题是提供一种半导体集成器件形成方法，利用形成分栅式闪存中的多晶硅字线的同时形成多晶硅电阻，并且利用形成MOS晶体管栅极结构的工艺同时形成金属硅电阻的硅化物阻止层，从而大大节约了工艺成本，缩短了工艺周期。为解决上述问题，本发明技术方案提供了一种半导体集成器件形成方法，包括提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，所述第二区域的半导体衬底表面形成有隔离层；在所述第一区域的控制栅材料层表面和第二区域的隔离层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口 ；在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀；利用同一形成工艺在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅，其中第一开口内的多晶硅形成字线，第二开口内的多晶硅形成多晶硅电阻；去除所述掩膜层和被掩膜层覆盖的位于第一区域的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出半导体衬底，在第一区域形成分栅式闪存。可选的，还包括在所述多晶硅电阻表面形成第三绝缘层，所述第三绝缘层的两端暴露出多晶娃电阻表面，在所述暴露出的多晶娃电阻表面形成金属娃化物和导电插塞。可选的，还包括在所述多晶硅电阻表面形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，对所述第一区域和部分第二区域的第二多晶硅材料层、第四绝缘层进行刻蚀，暴露出所述多晶硅电阻的两端，在 所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞。可选的，所述半导体衬底还包括第三区域，所述第三区域用于形成MOS晶体管，所述第四绝缘层、第二多晶硅材料层与第三区域MOS晶体管的栅极结构中的栅介质层、多晶娃栅电极同时形成。 可选的,在所述暴露出的多晶娃电阻表面形成金属娃化物和导电插塞的同时，在所述分栅式闪存的字线表面形成金属硅化物和导电插塞。可选的，所述第一侧墙和第二侧墙在同一形成工艺中形成。可选的，通过控制第二开口的尺寸和第二侧墙的厚度，控制多晶硅电阻的宽度。可选的，通过控制掩膜层的厚度，控制多晶硅电阻的高度。可选的，所述掩膜层的材料为氮化硅。可选的，所述第一开口、第二开口内的多晶硅掺杂有N型杂质离子或P型杂质离子。可选的，所述第一侧墙、第二侧墙、第一绝缘材料层、第二绝缘材料层的材料为氧化硅。可选的，所述浮栅材料层的材料为多晶硅、氮化硅或金属，所述控制栅材料层的材料为多晶硅或金属。与现有技术相比，本发明具有以下优点本发明实施例在第一区域的掩膜层内形成第一开口，在第二区域的掩膜层内形成第二开口，在第一开口的侧壁形成第一侧墙，在第二开口的侧壁形成第二侧墙，且利用同一形成工艺在第一开口和第二开口内填充满多晶硅，位于第一开口内的多晶硅形成分栅式闪存的字线，位于第二开口的多晶硅形成多晶硅电阻，使得形成分栅式闪存的同时可以形成多晶硅电阻，不用增加额外的工艺，节省了刻蚀、沉积步骤，并节省了沉积多晶硅的原料的消耗，降低了成本。进一步的，本发明实施例在所述多晶硅电阻表面形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，所述第二多晶硅材料层和第四绝缘层作为自对准的硅化物阻挡层，且所述第四绝缘层、第二多晶硅材料层与形成MOS晶体管的栅极结构中的栅介质层、多晶硅栅电极同时形成，不需要额外再形成硅化物阻挡层，节省了工艺，提高了工艺集成度。
图1是现有技术的分栅式闪存的结构示意图；图2是本发明实施例的半导体集成器件形成方法的流程示意图；图3至图12是本发明实施例的半导体集成器件形成过程的结构示意图。
具体实施例方式当利用现有工艺形成分栅式闪存和多晶硅电阻时，所述分栅式闪存与多晶硅电阻是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成多晶硅电阻。但由于制作所述分栅式闪存需要沉积多层多晶硅层以用来形成控制栅、浮栅或字线，形成分栅式闪存后将其他区域的所述多层多晶硅层刻蚀掉后，再形成另一层多晶硅层以制作多晶硅电阻，造成了材料的浪费和工艺步骤的增加。
因此，本发明实施例提供了一种半导体集成器件形成方法，在第一开口的侧壁形成第一侧墙，在第二开口的侧壁形成第二侧墙，且利用同一形成工艺在第一开口和第二开口内填充满多晶硅，位于第一开口内的多晶硅形成分栅式闪存的字线，位于第二开口的多晶硅形成多晶硅电阻，使得形成分栅式闪存的同时可以形成多晶硅电阻，不用增加额外的工艺，节省了刻蚀、沉积步骤，并节省了沉积多晶硅的原料的消耗，提高了工艺集成度。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。本发明实施例提供了一种半导体集成器件形成方法，具体的流程示意图请参考图2,包括步骤S101，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二绝缘材料层表面形成有控制栅材料层，所述第二区域的半导体衬底表面形成有隔离层；步骤S102，在所述第一区域的控制栅材料层表面和第二区域的隔离层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开Π ；步骤S103，在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；步骤S104，对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀；步骤S105，利用同一形成工艺在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶娃，其中第一开口内的多晶娃形成字线，第二开口内的多晶硅形成多晶硅电阻；步骤S106，去除所述掩膜层和被掩膜层覆盖的位于第一区域的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出半导体衬底，形成分栅式闪存；步骤S107，在所述多晶硅电阻表面形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，对第一区域和部分第二区域的第二多晶硅材料层和第四绝缘层进行刻蚀，暴露出所述多晶硅电阻的两端，在所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞。具体的，请参考图3至图12，为本发明实施例的半导体集成器件形成过程的结构示意图。请参考图3，提供半导体衬底100，所述半导体衬底100具有第一区域I和与第一区域I相对的第二区域II。所述半导体衬底100可以为硅衬底、锗衬底、锗硅衬底、砷化镓衬底、氮化镓衬底或绝缘体上硅衬底其中的一种。本领域的技术人员可以根据待形成的半导体集成器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
所述半导体衬底100具有第一区域I和与第一区域I相对的第二区域II。所述第一区域I和第二区域II相邻或相隔。后续工艺中在所述第一区域I上形成分栅式闪存，在第二区域II上形成多晶硅电阻。在实际的半导体器件制造过程中，所述半导体衬底100具有一个或多个第一区域I和第二区域II，在本实施例中，以一个第一区域I和一个与所述第一区域I相邻的第二区域II做示范性说明，所述第一区域和第二区域的数量和位置不应过分限制本发明的范围。在本实施例中，由于存储器电路中往往具有若干MOS晶体管作为控制晶体管，所述半导体衬底100还包括第三区域(未图示)，所述第三区域用于形成MOS晶体管。请参考图4，在所述第一区域I的半导体衬底100表面形成第一绝缘材料层111，在所述第一绝缘材料层111表面形成浮栅材料层112，在所述浮栅材料层112表面形成第二绝缘材料层113，在所述第二绝缘材料层113表面形成控制栅材料层114，在所述第二区域II的半导体衬底100表面形成有隔离层200。在本实施例中，所述隔离层200为浅沟槽隔离(STI)结构，在其他实施例中，所述隔离层还可以为利用硅的选择氧化(LOCOS)工艺形成的氧化硅层。多晶硅电阻后续形成于所述隔离层200表面，使得所述多晶硅电阻与分栅式闪存、MOS晶体管电学隔离。在本实施例中，所述第一绝缘材料层111和第二绝缘材料层113的材料为氧化硅，形成所述第一绝缘材料层111和第二绝缘材料层113的工艺为热氧化工艺或化学气相沉积工艺。所述浮栅材料层112的材料为多晶硅、氮化硅或金属，所述浮栅材料层112在后续工艺中用于形成浮栅。所述控制栅材料层114的材料为多晶硅或金属，所述控制栅材料层114在后续工艺中用于形成控制栅。在本实施例中，所述浮栅材料层112和控制栅材料层114的材料为多晶硅，形成所述浮栅材料层112和控制栅材料层114为化学气相沉积工艺。在本实施例中，先在所述半导体衬底100的第一区域I和第二区域II表面形成第一绝缘材料层111，在所述绝缘材料层111表面形成浮栅材料层112，在所述浮栅材料层112表面形成第二绝缘材料层113，在所述第二绝缘材料层113表面形成研磨阻挡层(未图示)，对所述第二区域的研磨阻挡层、第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111和部分深度的半导体衬底100进行刻蚀形成沟槽，并在所述沟槽内充满绝缘材料,例如氧化硅，通过化学机械研磨工艺去除多余的绝缘材料，直到停止在研磨阻挡层表面，所述沟槽内的绝缘材料形成浅沟槽隔离结构，然后去除所述研磨阻挡层。接着在所述第一区域I的第二绝缘材料层113和第二区域II的浅沟槽隔离结构表面形成控制栅材料层，并利用图形化的光刻胶为掩膜进行刻蚀，使得最终形成的控制栅材料层114只位于所述第一区域I上。利用所述工艺形成的浅沟槽隔离结构的表面高度与控制栅材料层的表面高度相仿，特别是当浅沟槽隔离结构的表面高度与控制栅材料层的表面高度相等，可以使得后续形成的第一区域的掩膜层和第二区域的掩膜层的高度相仿甚至相等，有利于后续对多晶硅进行化学机械研磨形成字线和多晶硅电阻时对研磨终止的控制，避免发生过研磨或在掩膜层表面还有多晶硅剩余。在其他实施例中，也可以先形成隔离层，再在所述半导体衬底第一区域和隔离层表面形成第一绝缘材料层，在所述第一绝缘材料层表面形成浮栅材料层，在所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，并通过刻蚀工艺去除所述隔离层表面的第一绝缘材料层、浮栅材料层、第二绝缘材料层、控制栅材料层，只在所述第一区域的半导体衬底表面形成第一绝缘材料层、浮栅材料层、第二绝缘材料层、控制栅材料层。请参考图5，在所述第一区域I的控制栅材料层114表面和第二区域II的隔离层 200表面形成具有开口的掩膜层120，其中，位于第一区域I的开口为第一开口 121，位于第二区域II的开口为第二开口 122。所述掩膜层120的材料为氧化硅、氮化硅或两者的叠层结构。在本实施例中，所述掩膜层120的材料为氮化硅。形成所述第一开口 121和第二开口 122的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，形成所述第一开口 121和第二开口 122的工艺为干法刻蚀工艺，且所述第一开口 121暴露出所述控制栅材料层114表面，所述第二开口 122暴露出所述隔离层200表面。所述第一开口 121在后续工艺中用于形成分栅式闪存，所述第二开口 122在后续工艺中用于形成多晶硅电阻。所述第一开口 121和第二开口 122的尺寸可以相等，也可以不相等。由于后续形成的多晶硅电阻的宽度取决于第二开口 122的宽度和后续形成第二侧墙的宽度，多晶硅电阻的长度取决于第二开口 122的长度，多晶硅电阻的高度和分栅式闪存的高度取决于所述掩膜层120的厚度，且由于多晶硅电阻的阻值与多晶硅电阻的长度正相关，与多晶硅电阻的剖面面积成反比，即与多晶硅电阻的高度负相关，与多晶硅电阻的宽度负相关，通过控制所述掩膜层120的厚度、第二开口 122的宽度、长度和后续形成第二侧墙的宽度，可以控制最终形成的多晶硅电阻的大小。请参考图6，在所述第一开口 121的侧壁形成第一侧墙131，在所述第二开口 122的侧壁形成第二侧墙132。所述第一侧墙131、第二侧墙132为氧化硅层、氮化硅层或两者的叠层结构，形成侧墙的工艺为本领域技术人员的公知技术，在此不作赘述。在本实施例中，所述第一侧墙131和第二侧墙132采用同一形成工艺形成。在其他实施例中，所述第一侧墙和第二侧墙也可以分开形成。所述第一侧墙的厚度和第二侧墙的厚度也可以不相同。请参考图7，对所述第一开口 121暴露出来的控制栅材料层114、第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111进行刻蚀，直到暴露出所述半导体衬底100。在本实施例中，所述刻蚀工艺具体包括以所述第一侧墙131和掩膜层120为掩膜，对所述控制栅材料层114和第二绝缘材料层113进行刻蚀，直到暴露出所述浮栅材料层112表面，形成沟槽(未图示);在所述沟槽的侧壁形成第三侧墙133，所述第三侧墙还同时形成于所述第二开口的侧壁(未图示)；以所述第三侧墙133为掩膜，对所述浮栅材料层112、第一绝缘材料层111继续刻蚀，直到暴露出所述半导体衬底100表面。其中，所述浮栅材料层112被刻蚀形成的开口的宽度小于控制栅材料层114被刻蚀形成的开口的宽度。在其他实施例中，由于不同分栅式闪存对应于不同的浮栅结构、控制栅结构，即对应于不同的刻蚀工艺。因此所述对浮栅材料层、控制栅材料层的刻蚀方法能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。在本实施例中，在刻蚀第一开口 121暴露出来的控制栅材料层114、第二绝缘材料层113、浮栅材料层112、第一绝缘材料层111时，还同时刻蚀第二开口 122暴露出来的隔离层200，使得部分厚度的隔离层200被刻蚀。但由于第二绝缘材料层113、第一绝缘材料层111往往很薄，而刻蚀控制栅材料层114、浮栅材料层112的刻蚀气体对氧化硅往往具有较高的刻蚀选择比，不容易刻蚀掉隔离层200，使得刻蚀掉的隔离层200的厚度很小，不会对多晶硅电阻的阻值造成很大影响。在其他实施例中，在对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层时进行刻蚀时，在所述第二开口上 形成掩膜材料，避免刻蚀工艺影响第二开口的深度，影响多晶硅电阻的阻值。请参考图8，利用同一形成工艺在所述第一开口 121 (请参考图7)、第二开口 122(请参考图7)底部和侧壁表面形成第一氧化层140，且在所述第一开口 121、第二开口 121内填充满多晶硅，其中第一开口 121内的多晶硅形成字线141，第二开口 121内的多晶硅形成多晶硅电阻142。形成所述第一氧化层140、字线141和多晶硅电阻142的工艺具体包括在所述第一开口 121、第二开口 122侧壁和底部表面,所述掩膜层120表面形成第一氧化娃材料层(未图不)，在所述第一氧化娃材料层表面形成第一多晶娃材料层(未图不)，且所述第一多晶娃材料层完全填充满所述第一开口 121、第二开口 122 ;对所述掩膜层120表面的第一多晶娃材料层、第一氧化硅材料层进行化学机械研磨，直到所述第一区域的掩膜层120表面和第二区域的掩膜层120表面的第一多晶娃材料层、第一氧化娃材料层被完全去除,暴露出所述掩膜层120,使得所述第一开口、第二开口内填充满多晶娃,其中，第一开口 121内的第一氧化层140作为隧穿氧化层，第一开口 121内的多晶硅形成字线141，第二开口 122内的多晶硅形成多晶硅电阻142。在本实施例中，所述多晶硅材料层中原位掺杂有N型杂质离子或P型杂质离子，在其他实施例中，在形成所述字线和多晶硅电阻后，对所述字线和多晶硅电阻进行离子注入，使得所述形成的字线和多晶硅电阻内掺杂有N型杂质离子或P型杂质离子。通过控制所述掺杂离子的浓度，可以控制多晶硅电阻的阻值。在本实施例中，在形成字线的同时形成了多晶硅电阻，不需要额外再形成另一层多晶硅层用于形成多晶硅电阻，节省了沉积多晶硅的原料的消耗，且所述多晶硅电阻自对准地形成于所述第二开口内，后续不需要对多晶硅层进行光刻刻蚀形成多晶硅电阻，节省了工艺步骤，提高了工艺集成度。请参考图9，去除所述掩膜层120 (请参考图8)和被掩膜层120覆盖的位于第一区域I的控制栅材料层114 (请参考图8)、第二绝缘材料层113 (请参考图8)、浮栅材料层113 (请参考图8)、第一绝缘材料层111 (请参考图8)，直至暴露出半导体衬底100，在第一区域形成分栅式闪存150。
去除所述掩膜层120的工艺为干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，利用热磷酸对所述掩膜层120进行湿法刻蚀。去除所述掩膜层120后，以所述字线、多晶硅电阻、第一侧墙、第二侧墙为掩膜，对原来位于掩膜层120下方的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀，直到暴露出半导体衬底100，形成分栅式闪存150，其中，控制栅材料层形成控制栅(未标示)，浮栅材料层形成浮栅(未标示)。在其他实施例中，去除所述掩膜层后，在所述字线和多晶硅电阻表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，对所述第一侧墙两侧的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀，直到暴露出半导体衬底，形成分栅式
闪存。 形成所述分栅式闪存150后，还在所述分栅式闪存150侧壁表面形成第四侧墙(未标示)，使得分栅式闪存150中的浮栅、控制栅与外界电隔离，并防止在后续的离子掺杂工艺中将离子注入到浮栅、控制栅中，影响器件的电学性能。请参考图10，在所述字线141、多晶硅电阻142和半导体衬底100表面形成第四绝缘层151，在所述第四绝缘层151表面和第四侧墙表面形成第二多晶硅材料层152。在本实施例中，所述第四绝缘层151、第二多晶硅材料层152与第三区域的MOS晶体管的栅极结构中的栅介质层、多晶硅栅电极同时形成。由于所述存储器电路中通常具有MOS晶体管，因此利用形成所述栅极结构的栅介质层、多晶硅栅电极形成第四绝缘层151、第二多晶硅材料层152，提高了工艺的集成度。在本实施例中，所述第四绝缘层151为利用热氧化工艺形成的氧化硅层，所述第二多晶硅材料层152为利用化学气相沉积工艺形成的多晶娃层。请一并参考图11和图12，图11为本发明实施例的半导体集成器件的剖面结构示意图，图12为图11中的多晶硅电阻的俯视图，且图11中的多晶硅电阻为图12沿AA,方向的剖面结构示意图，对第一区域I和部分第二区域II的第二多晶硅材料层152和第四绝缘层151进行刻蚀，形成第三开口 153，所述第三开口 153暴露出多晶硅电阻142两端的部分表面，在所述第三开口 153侧壁形成第五侧墙135，在所述暴露出的字线141表面、待形成源区的半导体衬底100表面、多晶娃电阻142表面和第二多晶娃材料层152表面形成金属娃化物160。由于现有工艺形成多晶硅电阻的制造过程是先形成一层多晶硅材料层，对多晶硅材料层进行刻蚀形成多晶硅电阻后，在所述多晶硅电阻部分表面形成硅化物阻止层(salicide block layer, SAB),利用所述娃化物阻止层来保护多晶娃电阻表面,使得被覆盖的多晶硅电阻表面不会形成不期望的硅化物。然而，硅化物阻止层的引入增大了工艺的复杂性，并且增大了制造成本。在本实施例中，所述第四绝缘层151、第二多晶硅材料层152形成在所述多晶硅电阻表面作为硅化物阻挡层，不需要额外形成硅化物阻挡层(SAB)，使得后续形成自对准金属硅化物时只形成在所述暴露出的多晶硅电阻两端的表面，从而可以在金属硅化物表面通过形成导电插塞将所述多晶硅电阻与外电路相连接。由于所述形成金属硅化物的工艺为自对准金属硅化物工艺，在所述暴露出的硅表面都会形成金属硅化物，因此在本实施例中，在所述第三开口 153的侧壁形成第五侧墙135，由于所述第五侧墙135的材料为氧化硅或氮化硅，所述第五侧墙135表面不会形成金属硅化物，使得暴露出的多晶硅电阻142表面的金属硅化物和第二多晶硅材料层152表面的金属硅化物电学隔离。后续在所述多晶硅电阻142表面的金属硅化物表面形成导电插塞时，不会互相影响。由于现有的栅氧化层很薄，如果单单利用所述栅氧化层作为硅化物阻挡层，在形成金属硅化物的过程中很容易被破坏，不能有效的起到硅化物阻挡层的作用，因此在本实施例中，利用形成栅极结构的栅介质层和多晶硅栅电极作为硅化物阻挡层，从而保证自对准金属硅化物的顺利形成。且由于所述多晶硅电阻142表面的金属硅化物和第二多晶硅材料层152表面的金属硅化物电学隔离，后续所述分栅式闪存和多晶硅电阻表面的第二多晶硅材料层152不需要被去除，节省了刻蚀工艺。在本实施例中，对第一区域和部分第 二区域的第二多晶硅材料层152和第四绝缘层151进行刻蚀，只保留靠近多晶硅电阻附近区域的第二多晶硅材料层152，且在所述多晶硅电阻142两端的部分表面形成第三开口 153。在其他实施例中，对所述第二多晶硅材料层和第四绝缘层进行刻蚀后，只保留多晶硅电阻的中间位置表面的第二多晶硅材料层和第四绝缘层，所述位于多晶硅电阻的中间位置表面的第二多晶硅材料层和第四绝缘层作为硅化物阻挡层，从而在所述多晶硅电阻两端暴露出的表面自对准地形成金属硅化物。由于所述金属硅化物只在所述多晶硅电阻的两端形成，有利于形成高阻值的多晶硅电阻。在本实施例中，所述金属硅化物160为硅化镍、硅化钛、硅化钽、硅化钨、硅化钴等。由于形成金属硅化物的工艺为本领域技术人员的公知技术，在此不作详述。在其他实施例中，还可以在所述多晶硅电阻表面形成第三绝缘层，所述第三绝缘层的两端暴露出多晶硅电阻表面，所述第三绝缘层作为硅化物阻挡层，使得后续在所述第三绝缘层的两端暴露出的多晶硅电阻表面形成自对准金属硅化物和导电插塞。形成所述金属硅化物160后，后续在所述半导体衬底表面形成覆盖分栅式闪存和多晶硅电阻的层间介质层(未图示)，并在所述字线141表面的金属硅化物表面和多晶硅电阻142表面的金属硅化物表面的层间介质层内形成导电插塞(未图示)，利用所述导电插塞将所述分栅式闪存的字线和多晶硅电阻与外电路相连接。在本实施例中，所述分栅式闪存的字线表面的金属硅化物和导电插塞与多晶硅电阻表面的金属娃化物和导电插塞同时形成。在其他实施例中，所述分栅式闪存的字线表面的金属娃化物和导电插塞与多晶娃电阻表面的金属娃化物和导电插塞也可以分开形成。综上，本发明实施例在第一区域的掩膜层内形成第一开口，在第二区域的掩膜层内形成第二开口，在第一开口的侧壁形成第一侧墙，在第二开口的侧壁形成第二侧墙，且利用同一形成工艺在第一开口和第二开口内填充满多晶娃，位于第一开口内的多晶娃形成分栅式闪存的字线，位于第二开口的多晶硅形成多晶硅电阻，使得形成分栅式闪存的同时可以形成多晶硅电阻，不用增加额外的工艺，节省了刻蚀、沉积步骤，并节省了沉积多晶硅的原料的消耗，大大节约了工艺成本，缩短了工艺周期。进一步的，本发明实施例在所述多晶硅电阻表面形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，所述第二多晶硅材料层和第四绝缘层作为硅化物阻挡层，且所述第四绝缘层、第二多晶硅材料层与形成MOS晶体管的栅极结构中的栅介质层、多晶硅栅电极同时形成，不需要额外再形成自对准硅化物阻挡层，大大节约了工艺成本，缩短了工艺周期。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发 明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种半导体集成器件形成方法，其特征在于，包括 提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成第二绝缘材料层，在所述第二绝缘材料层表面形成控制栅材料层，所述第二区域的半导体衬底表面形成有隔离层； 在所述第一区域的控制栅材料层表面和第二区域的隔离层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口 ； 在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙； 对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层进行刻蚀； 利用同一形成工艺在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅，其中第一开口内的多晶硅形成字线，第二开口内的多晶硅形成多晶硅电阻； 去除所述掩膜层和被掩膜层覆盖的位于第一区域的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出半导体衬底，在第一区域形成分栅式闪存。
2.如权利要求1所述的半导体集成器件形成方法，其特征在于，还包括在所述多晶硅电阻表面形成第三绝缘层，所述第三绝缘层的两端暴露出多晶硅电阻表面，在所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞。
3.如权利要求1所述的半导体集成器件形成方法，其特征在于，还包括在所述多晶硅电阻表面形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，对所述第一区域和部分第二区域的第二多晶硅材料层、第四绝缘层进行刻蚀，暴露出所述多晶硅电阻的两端，在所述暴露出的多晶娃电阻表面形成金属娃化物和导电插塞。
4.如权利要求3所述的半导体集成器件形成方法，其特征在于，所述半导体衬底还包括第三区域，所述第三区域用于形成MOS晶体管，所述第四绝缘层、第二多晶硅材料层与第三区域MOS晶体管的栅极结构中的栅介质层、多晶硅栅电极同时形成。
5.如权利要求2或3所述的半导体集成器件形成方法，其特征在于，在所述暴露出的多晶硅电阻表面形成金属硅化物和导电插塞的同时，在所述分栅式闪存的字线表面形成金属娃化物和导电插塞。
6.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述第一侧墙和第二侧墙在同一形成工艺中形成。
7.如权利要求1所述的半导体集成器件形成方法，其特征在于，通过控制第二开口的尺寸和第二侧墙的厚度，控制多晶硅电阻的宽度。
8.如权利要求1所述的半导体集成器件形成方法，其特征在于，通过控制掩膜层的厚度，控制多晶硅电阻的高度。
9.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述掩膜层的材料为氮化硅。
10.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述第一开口、第二开口内的多晶硅掺杂有N型杂质离子或P型杂质离子。
11.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述第一侧墙、第二侧墙、第一绝缘材料层、第二绝缘材料层的材料为氧化硅。
12.如权利要求1所述的半导体集成器件形成方法，其特征在于，所述浮栅材料层的材料为多晶硅、氮化硅或金属，所述控制栅材料层的材料为多晶硅或金属。
全文摘要
一种半导体集成器件形成方法，在第一区域的掩膜层内形成第一开口，在第二区域的掩膜层内形成第二开口，在第一开口的侧壁形成第一侧墙，在第二开口的侧壁形成第二侧墙，且利用同一形成工艺在第一开口和第二开口内填充满多晶硅，位于第一开口内的多晶硅形成分栅式闪存的字线，位于第二开口的多晶硅形成多晶硅电阻，使得形成分栅式闪存的同时可以形成多晶硅电阻，不用增加额外的工艺，节省了生产工艺成本。
文档编号H01L21/8247GK103021953SQ20121056420
公开日2013年4月3日 申请日期2012年12月21日 优先权日2012年12月21日
发明者江红 申请人:上海宏力半导体制造有限公司