应用于非易失性存储器的一位存储单元及其相关控制方法
【专利摘要】本发明为一种应用于非易失性存储器的一位存储单元。一位存储单元具有一位线连接至串接的多个储存单元。每一个储存单元包括：一第一掺杂区、一第二掺杂区以及一第三掺杂区依序形成于一基板的一表面上，该第一掺杂区与该第二掺杂区之间的一第一通道区上方具有一第一栅极结构并连接至一控制信号线。该第二掺杂区与该第三掺杂区之间的一第二通道区上方具有一第二栅极结构并连接至一反熔丝信号线。
【专利说明】应用于非易失性存储器的一位存储单元及其相关控制方法
【技术领域】
[0001]本发明是有关于一种非易失性存储器，且特别是有关于一种应用于非易失性存储器中的一位存储单元(one-bit memory cell)及其相关控制方法。
【背景技术】
[0002]众所周知，非易失性存储器(nonvolatile memory)在停止供电之后仍持续的记录数据，因此广泛的运用在各种电子产品上。
[0003]—般来说，非易失性存储器可利用浮动栅晶体管(floating gate transistor)或者反熔丝晶体管(ant1-fuse transistor)来实现。经由适当地控制,热载子(hot carrier)可注入(inject)或者逐出(eject)浮动栅晶体管中的浮动栅极(floating gate),因此由浮动栅晶体管所组成的非易失性存储器通常可作为多次编程的存储器(mult1-timeprogramming memory,简称 MTP 存储器)。
[0004]反熔丝晶体管是根据栅极氧化层(gate oxide layer)的破坏与否来决定其储存状态。由于栅极层被破坏之后无法回复，因此由反熔丝晶体管所组成的非易失性存储器是作为一次编程的存储器(one time programming memory,简称0ΤΡ存储器)。
[0005]如美国专利US7402855以及US6791891皆是介绍由反熔丝晶体管所组成的非易失性存储器，该非易失性存储器是作为0TP存储器。当然，上述揭露的非易失性存储器，无法重复被编程(program)并且不具备MTP存储器的特性。
【发明内容】
[0006]本发明的目的是提出一种应用于非易失性存储器中的一位存储单元及其相关控制方法。本发明的一位存储单元中具有多个储存单元，而储存单元中还包括由控制晶体管与反熔丝晶体管组合成，并据可组成非易失性存储器，其具备0ΤΡ或者MTP的存储器的特性。
[0007]本发明是有关于一种非易失性存储器,具有一第 位存储单兀形成于一基板上，该第一一位存储单元包括:一第一位线；以及N个储存单元，每一该储存单元包括:一第一掺杂区、一第二掺杂区以及一第三掺杂区依序形成于该基板的一表面上，该第一掺杂区与该第二掺杂区之间的一第一通道区上方具有一第一栅极结构，该第二掺杂区与该第三掺杂区之间的一第二通道区上方具有一第二栅极结构；其中，该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线，该第一栅极结构连接至一第一控制信号线，该第二栅极结构连接至一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第三掺杂区，该第一栅极结构连接至一第m控制信号线，该第二栅极结构连接至一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
[0008]本发明是有关于一种非易失性存储器，具有一第一一位存储单元，该第一一位存储单元包括:一第一位线；以及串接的N个储存单元,每一该储存单元包括:一控制晶体管与一反熔丝晶体管；其中，该N个储存单元中一第一储存单元的该控制晶体管的第一端连接至该第一位线，该控制晶体管的栅极连接至一第一控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该控制晶体管的第一端连接至一第(m-Ι)储存单元中的该反熔丝晶体管的第二端，该控制晶体管的栅极连接至一第m控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
[0009]本发明是有关于一种非易失性存储器,具有一第位存储单兀形成于一基板上，该第一一位存储单元包括:一第一位线；以及N个储存单元，每一该储存单元包括:一第一掺杂区以及一第二掺杂区依序形成于该基板的一表面上，该第一掺杂区与该第二掺杂区之间的一通道区上方具有一栅极结构；其中，该栅极结构包括一栅极氧化层与一栅极层，该栅极氧化层具有一第一部分与一第二部分，且该第一部分的厚度大于该第一部分的厚度，该栅极层覆盖于该栅极氧化层上；其中，该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线，该栅极结构连接至一第一控制信号线与一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第二掺杂区，该栅极结构连接至一第m控制信号线与一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。 [0010]本发明是有关于一种非易失性存储器中一一位存储单元即可的控制方法，该第
--位存储单元具有一位线连接至串接的N个储存单元,该控制方法包括下列步骤:(a)当
编程该第一一位存储单元时，编程一第X储存单元，使得读取该第一一位存储单元时，提供
该第X储存单元的储存状态；(b)当抹除该第--位存储单元时，忽略该第X储存单元中的
储存状态；以及(c)当再次编程该第一一位存储单元时，编程一第(x-1)储存单元，使得读取该第一一位存储单元时，提供该第(x-1)储存单元的储存状态；其中，且X大于等于2，且X小于等于N。
[0011]本发明是有关于一种非易失性存储器中一一位存储单元的控制方法，该第一一位存储单元具有一位线即可位线连接至串接的N个储存单元，该控制方法包括下列步骤:(a)当编程该第一一位存储单元时，利用N个编程周期来依序编程N个储存单元，使得N个储存单元皆记录一储存状态；以及(b)当读取该第一一位存储单元时，同时提供N个储存单元的该储存状态。
[0012]为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【专利附图】
【附图说明】
[0013]图1A所绘示为本发明第一实施例应用于非易失性存储器中的一位存储单元。
[0014]图1B所绘示为本发明应用于非易失性存储器中的一位存储单元的等效电路图。
[0015]图2所绘示为根据本发明利用多个一位存储单元所组成的非易失性存储器示意图。
[0016]图3所绘示为本发明的一位存储单元作为MTP存储器的控制方法。
[0017]图4A至图4D所绘示为一位存储单元第一次进行编程以及读取的信号示意图。[0018]图5A至图?所绘示为一位存储单元第二次进行编程以及读取的信号示意图。
[0019]图6A至图6D所绘示为一位存储单元第三次进行编程以及读取的信号示意图。
[0020]图7A至图7D所绘示为一位存储单元第四次进行编程以及读取的信号示意图。
[0021]图8所绘示为本发明的一位存储单元作为0ΤΡ存储器的控制方法。
[0022]图9A至图9E所绘示为一位存储单元记录闭路状态时的编程以及读取的信号示意图。
[0023]图10A至图10E所绘示为一位存储单元记录开路状态时的编程以及读取的信号示意图。 [0024]图11所绘示为本发明第二实施例应用于非易失性存储器中的一位存储单元。
[0025]图12所绘示为本发明第三实施例应用于非易失性存储器中的一位存储单元。
[0026]图13所绘示为本发明第四实施例应用于非易失性存储器中的一位存储单元。
[0027][主要元件标号说明]
[0028]11、21、31、41、51:第一 η 型掺杂区
[0029]12、22、32、42、52:第二 η 型掺杂区
[0030]13、23、33、43:第三 η 型掺杂区
[0031]14、24、34、44、54:第一栅极氧化层
[0032]14’、24’、34’、44’:第一栅极氧化层
[0033]15、25、35、45、55:第一栅极层
[0034]16、26、36、46、56:第二栅极氧化层
[0035]16’、26’、36’、46’:第二栅极氧化层
[0036]17、27、37、47、57:第二栅极层
[0037]53:隔离结构91:第一 η型掺杂区
[0038]92:第二 η型掺杂区95:栅极氧化层第一部分
[0039]96:栅极氧化层第二部分 98:栅极层
【具体实施方式】
[0040]请参照图1Α，其所绘示为本发明第一实施例应用于非易失性存储器中的一位存储单元。本发明的一位存储单元是形成于Ρ型基板上(p-substrate),其包括:多个串接的储存单元(storage unit)。图1A是以四个储存单元(SU1、SU2、SU3、SU4)为例来作说明，当然本发明不限定于储存单元串接的数目。
[0041]第一储存单元(SU1)包括一第一 η型掺杂区11、第二 η型掺杂区12、以及第三η型掺杂区13，依序形成于ρ型基板的表面上，且第一 η型掺杂区11连接至位线(bit line,BL)。再者，第一 η型掺杂区11与第二 η型掺杂区12之间的第一通道区(channel region)上方具有一第一栅极结构；第二 η型掺杂区12与第三η型掺杂区13之间的第二通道区上方具有一第二栅极结构。其中，第一栅极结构包括第一栅极氧化层(gate oxide layer) 14与第一栅极层(gate conductive layer) 15 ;第二栅极结构包括第二栅极氧化层16与第二栅极层17。第一栅极层15连接至第一控制信号线(C1);第二栅极层连接至第一反熔丝信号线(AF1)。
[0042]同理，其它的储存单元(SU2、SU3、SU4)与第一储存单元(SU1)具有相同的结构。亦即，皆包括一第一 η型掺杂区21、31、41，第二 η型掺杂区22、32、42，以及第三η型掺杂区
23、33、43。以及，皆包括第一栅极结构与第二栅极结构。其中，第一栅极结构包括第一栅极氧化层24、34、44与第一栅极层25、35、45 ;第二栅极结构包括第二栅极氧化层26、36、46与第二栅极层27、37、47。
[0043]再者，第二储存单元(SU2)中的第一栅极层25连接至第二控制信号线(C2)，第二栅极层27连接至第二反熔丝信号线(AF2);第三储存单元(SU3)中的第一栅极层35连接至第三控制信号线(C3)，第二栅极层37连接至第三反熔丝信号线(AF3);第四储存单元(SU4)中的第一栅极层45连接至第四控制信号线(C4)，第二栅极层47连接至第四反熔丝信号线(AF4)。
[0044]由图1Α可知，第一储存单元(SU1)中的第三η型掺杂区13以及第二储存单元(SU2)中的第一 η型掺杂区21是相邻在一起，形成串接的第一储存单元(SU1)与第二储存单元(SU2)。而在实际的半导体制程上，是仅制作一个η型掺杂区，并将其中的一部分区分为第一储存单元(SU1)中的第三η型掺杂区13，将另一部分区分为第二储存单元(SU2)中的第一 η型掺杂区21。同理，其它的储存单元，也是利用相同的制程来达成彼此串接的结构，因此不再赘述。
[0045]请参照图1Β，其所绘示为本发明应用于非易失性存储器中的一位存储单元的等效电路图。第一储存单元(SU1)中，第一 η型掺杂区11、第二 η型掺杂区12、以及第一栅极结构形成一控制晶体管(control transistor, Tc);第二 η型掺杂区12、第三η型掺杂区13以及第二栅极结构形成一反熔丝晶体管(Taf)，而控制晶体管(Tc)与反熔丝晶体管(Taf)彼此串接。同理，其它的储存单元(SU2、SU3、SU4)也包括串接的控制晶体管(Tc)与反熔丝晶体管(Taf)。
[0046]—般来说，当反熔丝晶体管(Tf)的栅极氧化层被破坏(ruptured)时，电容器被破坏使得电容器的二端为低电阻(low impedance)。此时，储存单元视为一闭路状态(onstate)或者第一状态(first state)。
[0047]当反熔丝晶体管(Taf)的栅极氧化层未被破坏时，反熔丝晶体管(Taf)可视为一个电容器与一开关元件(switch device)的并联。此时，储存单元视为一开路状态(offstate)或者第二状态(second state)。
[0048]请参照图2，其所绘示为根据本发明利用多个一位存储单元所组成的非易失性存储器示意图。该非易失性存储器是由2个以上的一位存储单元所组成。举例来说，2个一位存储单元共可提供二个位(bit)的数据,亦即第0位(BL0)、第一位(BL1)。当然，当然本发明的非易失性存储器也可由更多的一位存储单元所组成，其连接方式与图2相同，不再赘述。再者，图2所示的非易失性存储器为可编程4次(cycle)的范例。
[0049]如图2的绘示，二个一位存储单元中，所有第一储存单元的控制晶体管栅极皆连接至第一控制信号线(C1)，反熔丝晶体管栅极皆连接至第一反熔丝信号线(AF1);所有第二储存单元的控制晶体管栅极皆连接至第二控制信号线(C2)，反熔丝晶体管栅极皆连接至第二反熔丝信号线(AF2);所有第三储存单元的控制晶体管栅极皆连接至第三控制信号线(C3)，反熔丝晶体管栅极皆连接至第三反熔丝信号线(AF3);所有第四储存单元的控制晶体管栅极皆连接至第四控制信号线(C4)，反熔丝晶体管栅极皆连接至第四反熔丝信号线(AF4)。[0050]本发明的一位存储单元可作为多次编程的存储器(MTP存储器)或者一次编程的存储器(0ΤΡ存储器)。以下先介绍MTP存储器的编程(piOgram)、抹除(erase)以及读取(read)控制方法。
[0051]请参照图3，其所绘示为本发明的一位存储单元作为MTP存储器的控制方法。当本发明的一位存储单元作为MTP存储器时，代表一位存储单元可以多次的被编程以及抹除。根据本发明的实施例，假设一位存储单元是由N个储存单元串接而成，则该一位存储单元可被编程N次。再者,一位存储单元是由后往前逐次编程(backward programming)的方法来编程储存单兀。
[0052]如图3所示，当一位存储单元于初始状态时，设定x=N(步骤S302)。接着，当一位存储单元需要被编程时(步骤S304)，则编程第X个储存单元(步骤S306)，在此步骤中可将第X个储存单元编程为开路状态或者闭路状态。
[0053]之后，当需要读取该一位存储单元时(步骤S308)，则提供第X个储存单元的储存状态(步骤S310)。当一位存储单元不再被读取而需要被抹除时(步骤S308)，则设定x=x-l (步骤S312)。此时，代表先前第X个储存单元的储存状态已经无法被读取了。
[0054]再者，当一位存储单元需要再次被编程时(步骤S304)，则需要编程另个储存单元(步骤 S306)。
[0055]举例来说明图3的控制流程。假设N=4，亦即一位存储单元中包括四个串接的储存单元。当一位存储单元第一次被编程时，则会将储存状态(开路状态或闭路状态)记录于第四储存单元。而需要读取该一位存储的数据时，是提供第四储存单元的储存状态。
[0056]当该一位存储单元第一次被抹除时，则直接舍弃第四储存单元中的储存状态，亦即不再理踩(don’ t care)或者忽略(ignore)第四储存单元的储存状态。之后，当一位存储单元再次被编程时，则会将储存状态(开路状态或闭路状态)记录于第三储存单元。而需要读取该一位存储的数据时，是提供第三储存单元的储存状态。
[0057]当该一位存储单元再次被抹除时，则直接舍弃第三储存单元中的储存状态，亦即不再理睬第三储存单元的储存状态。之后，当一位存储单元再次被编程时，则会将储存状态(开路状态或闭路状态)记录于第二储存单元。而需要读取该一位存储的数据时，是提供第二储存单元的储存状态。
[0058]当该一位存储单元再次被抹除时，则直接舍弃第二储存单元中的储存状态，亦即不再理睬第二储存单元的储存状态。之后，当一位存储单元再次被编程时，则会将储存状态(开路状态或闭路状态)记录于第一储存单元。而需要读取该一位存储的数据时，是提供第一储存单元的储存状态。
[0059]由以上的说明可知，当N=4时，本发明的一位存储单元可以被编程四次。亦即可以作为MTP存储器。
[0060]以下详细介绍一位存储单元的于编程、抹除、读取时的所有信号的示意图。假设该一位存储单元是由标准CMOS制程所完成，所有晶体管的耐压程度为3.3V，当超过其耐压程度时，栅极氧化层将被破坏。
[0061]请参照图4A至图4D，其所绘示为一位存储单元第一次进行编程以及读取的信号示意图。
[0062]如图4A所示，当一位存储单元第一次被编程且将闭路状态(第一状态)记录于第四储存单元时，仅有第四反熔丝信号线(AF4)提供一破坏电压(rupture voltage,例如6V)，其它的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF3)皆提供一开启电压(onvoltage,可为Vpp/2,例如3V);并且，位线(BL)提供一编程电压(programmed voltage,例如0V)。很明显地，第四储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第四储存单元即视为闭路状态或者第一状态。
[0063]如图4B所示，当一位存储单元第一次被编程且将开路状态(第二状态)记录于第四储存单元时，仅有第四反熔丝信号线(AF4)提供一破坏电压(例如6V)，其它的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF3)皆提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(non-programmed voltage,例如3V)。很明显地，第四储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻(highimpedance) 0此时，第四储存单元即视为开路状态或者第二状态。再者，当位线(BL)上提供一未编程电压(例如3V)时，可视为抑制编程(program inhibition)操作。而在抑制编程操作时，先前编程于储存单元中的第一状态或者第二状态，将不会受到任何影响或者再次被编程。
[0064]如图4C所示，当一位存储单元第一次被编程且将闭路状态(第一状态)记录于第四储存单元后，欲读取该一位存储单元。此时，所有的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF4)皆提供一读取控制电压(read control voltage,例如IV);并且，位线(BL)提供一位线读取电压(bit line reading voltage,例如0V)。由图4C可知，由于第四储存单元中的反熔丝晶体管的栅极氧化层已被破坏而呈现低阻抗，由第四反熔丝信号线(AF4)至位线(BL)将产生较大的读取电流(reading current, Ir)。经由感测放大器(senseamplifier，未绘示)，即可检测出该一位存储单元是记录闭路状态(第一状态)。根据本发明的实施例，提供单一的读取控制电压(IV)至控制信号线(C1?C4)以及反熔丝信号线(AF1?AF4)即可读取一位存储单元中的状态。然而，本发明也可以提供相异的二个电压于控制信号线与反熔丝信号线。例如，提供第一读取控制电压(IV)至控制信号线(C1?C4)并提供第二读取控制电压(1.2V)至反熔丝信号线(AF1?AF4)来读取一位存储单元中的状态。
[0065]如图4D所示，当一位存储单元第一次被编程且将开路状态(第二状态)记录于第四储存单元后，欲读取该一位存储单元。此时，所有的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF4)皆提供一读取控制电压(read control voltage,例如IV);并且，位线(BL)提供一位线读取电压(reading current control voltage,例如0V)。由图4D可知，由于第四储存单元中的反熔丝晶体管的栅极氧化层未被破坏而呈现高阻抗，由第四反熔丝信号线(AF4)至位线(BL)将产生近乎于零的读取电流(Ir)。经由感测放大器(senseamplifier,未绘示),即可检测出该一位存储单元是记录开路状态(第二状态)。
[0066]当一位存储单元第一次被抹除时，第四储存单元中的储存状态将被舍弃。之后，不论一位存储单元在编程或者读取时，皆提供第四控制信号线(C4)以及第四反熔丝信号线(AF4) 一关闭电压(off voltage，例如0V)，使得第四储存单元的任何储存状态皆不会影响后续的编程以及读取的操作。
[0067]请参照图5Α至图5D，其所绘示为一位存储单元第二次进行编程以及读取的信号示意图。[0068]如图5A所示，当一位存储单元第二次被编程且将闭路状态(第一状态)记录于第三储存单元时，仅有第三反熔丝信号线(AF3)提供一破坏电压(例如6V)，其它的控制信号线(C1?C3)以及反熔丝信号线(AF1?AF2)皆提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第三储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第三储存单元即视为闭路状态或者第一状态。另外，由于关闭电压(例如0V)已经提供于第四控制信号线(C4)以及第四反熔丝信号线(AF4)，因此第二次被编程时并不会影响到第四储存单元中的状态。
[0069]如图5B所示，当一位存储单元第二次被编程且将开路状态(第二状态)记录于第三储存单元时，仅有第三反熔丝信号线(AF3)提供一破坏电压(例如6V)，其它的控制信号线(C1?C3)以及反熔丝信号线(AF1?AF2)皆提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第三储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第三储存单元即视为开路状态或者第二状态。相同地，提供于位线(BL)上的未编程电压(例如3V)即为抑制编程操作，利用抑制编程操作也可以保护先前编程于储存单元(第一储存单元)中的第一状态或者第二状态。
[0070]如图5C所示，当一位存储单元第二次被编程且将闭路状态(第一状态)记录于第三储存单元后，欲读取该一位存储单元。此时，所有的控制信号线(C1?C3)以及反熔丝信号线(AF1?AF3)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图5C可知，由于第三储存单元中的反熔丝晶体管的栅极氧化层已被破坏而呈现低阻抗，由第三反熔丝信号线(AF3)至位线(BL)将产生较大的读取电流(Ir)。经由感测放大器，即可检测出该一位存储单元是记录闭路状态(第一状态)。
[0071]如图?所示，当一位存储单元第二次被编程且将开路状态(第二状态)记录于第三储存单元后，欲读取该一位存储单元。此时，所有的控制信号线(C1?C3)以及反熔丝信号线(AF1?AF3)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图?可知，由于第三储存单元中的反熔丝晶体管的栅极氧化层未被破坏而呈现高阻抗，由第三反熔丝信号线(AF3)至位线(BL)将产生近乎于零的读取电流(Ir)。经由感测放大器，即可检测出该一位存储单元是记录开路状态(第二状态)。
[0072]当一位存储单元第二次被抹除时，第三储存单元中的储存状态将被舍弃。之后，不论一位存储单元在编程或者读取时，皆提供第三与第四控制信号线(C3、C4)以及第三与第四反熔丝信号线(AF3、AF4) —关闭电压(例如0V)，使得第三与第四储存单元的任何储存状态皆不会影响后续的编程以及读取的动作。
[0073]请参照图6A至图6D，其所绘示为一位存储单元第三次进行编程以及读取的信号示意图。
[0074]如图6A所示，当一位存储单元第三次被编程且将闭路状态(第一状态)记录于第二储存单元时，仅有第二反熔丝信号线(AF2)提供一破坏电压(例如6V)，其它的控制信号线(C1?C2)以及反熔丝信号线(AF1)皆提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第二储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第二储存单元即视为闭路状态或者第一状态。[0075]如图6B所示，当一位存储单元第三次被编程且将开路状态(第二状态)记录于第二储存单元时，仅有第二反熔丝信号线(AF2)提供一破坏电压(例如6V)，其它的控制信号线(C1?C2)以及反熔丝信号线(AF1)皆提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第二储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第二储存单元即视为开路状态或者第二状态。
[0076]如图6C所示，当一位存储单元第三次被编程且将闭路状态(第一状态)记录于第二储存单元后，欲读取该一位存储单元。此时，所有的控制信号线(C1?C2)以及反熔丝信号线(AF1?AF2)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图6C可知，由于第二储存单元中的反熔丝晶体管的栅极氧化层已被破坏而呈现低阻抗，由第二反熔丝信号线(AF2)至位线(BL)将产生较大的读取电流(Ir)。经由感测放大器，即可检测出该一位存储单元是记录闭路状态(第一状态)。
[0077]如图6D所示，当一位存储单元第三次被编程且将开路状态(第二状态)记录于第二储存单元后，欲读取该一位存储单元。此时，所有的控制信号线(C1?C2)以及反熔丝信号线(AF1?AF2)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图6D可知，由于第二储存单元中的反熔丝晶体管的栅极氧化层未被破坏而呈现高阻抗，由第二反熔丝信号线(AF2)至位线(BL)将产生近乎于零的读取电流(Ir)。经由感测放大器，即可检测出该一位存储单元是记录开路状态(第二状态)。
[0078]当一位存储单元第三次被抹除时，第二储存单元中的储存状态将被舍弃。之后，不论一位存储单元在编程或者读取时，皆提供第二、第三与第四控制信号线(C2、C3、C4)以及第二、第三与第四反熔丝信号线(AF2、AF3、AF4) —关闭电压(例如0V)，使得第二、第三与第四储存单元的任何储存状态皆不会影响后续的编程以及读取的操作。
[0079]请参照图7A至图7D，其所绘示为一位存储单元第四次进行编程以及读取的信号示意图。
[0080]如图7A所示，当一位存储单元第四次被编程且将闭路状态(第一状态)记录于第一储存单兀时，第一反熔丝信号线(AF1)提供一破坏电压(例如6V),第一控制信号线(C1)提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第一储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第一储存单元即视为闭路状态或者第一状态。
[0081]如图7B所示，当一位存储单元第四次被编程且将开路状态(第二状态)记录于第二储存单兀时，第一反熔丝信号线(AF1)提供一破坏电压(例如6V),第一控制信号线(C1)提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第一储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第一储存单元即视为开路状态或者第二状态。
[0082]如图7C所示，当一位存储单元第四次被编程且将闭路状态(第一状态)记录于第一储存单元后，欲读取该一位存储单元。此时，第一控制信号线(C1)以及第一反熔丝信号线(AF1)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图7C可知，由于第一储存单元中的反熔丝晶体管的栅极氧化层已被破坏而呈现低阻抗，由第一反熔丝信号线(AF1)至位线(BL)将产生较大的读取电流(Ir)。经由感测放大器，即可检测出该一位存储单元是记录闭路状态(第一状态)。
[0083]如图7D所示，当一位存储单元第四次被编程且将开路状态(第二状态)记录于第一储存单元后，欲读取该一位存储单元。此时，第一控制信号线(C1)以及第一反熔丝信号线(AF1)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图7D可知，由于第一储存单元中的反熔丝晶体管的栅极氧化层未被破坏而呈现高阻抗，由第一反熔丝信号线(AF1)至位线(BL)将产生近乎于零的读取电流(Ir)。经由感测放大器，即可检测出该一位存储单元是记录开路状态(第二状态)。
[0084]由以上的说明可知本发明的一位存储单元可应用于非易失性存储器，且具备MTP存储器的功效。
[0085]再者，本发明的一位存储单元也可作为一次编程的存储器(0ΤΡ存储器)。以下详细介绍0ΤΡ存储器的编程(program)以及读取(read)控制方法。
[0086]请参照图8，其所绘示为本发明的一位存储单元作为0ΤΡ存储器的控制方法。当本发明的一位存储单元作为0ΤΡ存储器时，代表一位存储单元可以被编程一次，并且无法被抹除。根据本发明的实施例，假设一位存储单元是由N个储存单元串接而成。则于编程时，将相同的储存状态根据由后往前逐次编程(backward programming)的方法来记录于所有的N个储存单元。
[0087]如图8所示，当一位存储单元于初始状态时，设定x=N(步骤S802)。接着，当一位存储单元需要被编程时(步骤S804)，则编程第X个储存单元(步骤S806)。亦即，将欲记录的储存状态记录于第X个储存单元。接着，设定χ=χ_1 (步骤S808)后回到步骤S806,直到x=0 (步骤S810)为止。步骤S806至步骤S810的目的就是将欲记录的储存状态分成N次的编程周期(program cycle)依序记录于N个储存单元。
[0088]之后，当需要读取该一位存储单元时(步骤S812)，则同时提供N个储存单元的储存状态(步骤S814)。
[0089]举例来说明图8的控制流程。假设N=4，亦即一位存储单元中包括四个串接的储存单元。当一位存储单元被编程时，则会将储存状态(开路状态或闭路状态)将编程于全部的四个储存单元中。而需要读取该一位存储的数据时，则四个储存单元同时提供相同的储存状态。
[0090]以下详细介绍一位存储单元的于编程、读取时的所有信号的示意图。假设该一位存储单元是由标准CMOS制程所完成，所有晶体管的耐压程度为3.3V。亦即，当晶体管超过其耐压程度时，栅极氧化层将被破坏。
[0091]请参照图9A至图9E，其所绘示为一位存储单元记录闭路状态时的编程以及读取的信号示意图。
[0092]如图9A所示，其为第一个编程周期，将闭路状态(第一状态)记录于第四储存单元。其中，仅有第四反熔丝信号线(AF4)提供一破坏电压(例如6V)，其它的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF3)皆提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第四储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第四储存单元即视为闭路状态或者第一状态。
[0093]如图9B所示，其为第二个编程周期，将闭路状态(第一状态)记录于第三储存单元。其中，第四反熔丝信号线(AF4)与第四控制信号线(C4)提供一关闭电压(例如0V);第三反熔丝信号线(AF3)提供一破坏电压(例如6V)，其它的控制信号线(C1?C3)以及反熔丝信号线(AF1?AF2)皆提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第三储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第三储存单元即视为闭路状态或者第一状态。
[0094]如图9C所示，其为第三个编程周期，将闭路状态(第一状态)记录于第二储存单元。其中，第三与第四反熔丝信号线(AF3、AF4)及第三与第四控制信号线(C3、C4)提供一关闭电压(例如0V);第二反熔丝信号线(AF2)提供一破坏电压(例如6V)，其它的控制信号线(C1?C2)以及第一反熔丝信号线(AF1)提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第二储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第二储存单元即视为闭路状态或者第一状态。
[0095]如图9D所示，其为第四个编程周期，将闭路状态(第一状态)记录于第一储存单元。其中，第二、第三与第四反熔丝信号线(AF2、AF3、AF4)及第二、第三与第四控制信号线(C2、C3、C4)提供一关闭电压(例如0V);第一反熔丝信号线(AF1)提供一破坏电压(例如6V)，第一控制信号线(C1)提供一开启电压(例如3V);并且，位线(BL)提供一编程电压(例如0V)。很明显地，第一储存单元中的反熔丝晶体管的栅极氧化层将超过耐压而被破坏，使得电容器的二端为成为低电阻。此时，第一储存单元即视为闭路状态或者第一状态。
[0096]如图9E所示，其为读取一位存储单元的信号示意图。当四个存储单元皆记录闭路状态(第一状态)且欲读取该一位存储单元时，所有的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF4)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图9E可知，由于四个储存单元中的反熔丝晶体管的栅极氧化层皆已被破坏而呈现低阻抗，因此所有反熔丝信号线流至位线(BL)的电流总和即为读取电流(Ir)。很明显地，此读取电流很大，经由感测放大器(未绘示)后，即可检测出该一位存储单元是记录闭路状态(第一状态)。根据本发明的实施例，提供单一的读取控制电压(IV)至控制信号线(C1?C4)以及反熔丝信号线(AF1?AF4)即可读取一位存储单元中的状态。然而，本发明也可以提供相异的二个电压于控制信号线与反熔丝信号线。例如，提供第一读取控制电压(IV)至控制信号线(C1?C4)并提供第二读取控制电压(1.2V)至反熔丝信号线(AF1?AF4)来读取一位存储单元中的状态。
[0097]根据本发明的实施例，作为0ΤΡ存储器时，一位存储单元中只要有一个编程周期成功将栅极氧化层破坏，读取电流即可判断出该一位存储单元极是记录闭路状态(第一状态)。如此，将可以防止半导体制程的变异，造成某些编程周期无法顺利将栅极氧化层破坏，因而无法正确地判断一位存储单元的储存状态。
[0098]请参照图10A至图10E，其所绘示为一位存储单元记录开路状态时的编程以及读取的信号示意图。
[0099]如图10A所示，其为第一个编程周期，将开路状态(第二状态)记录于第四储存单元。其中，仅有第四反熔丝信号线(AF4)提供一破坏电压(例如6V)，其它的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF3)皆提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第四储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第四储存单元即视为开路状态或者第二状态。
[0100]如图10B所示，其为第二个编程周期，将开路状态(第二状态)记录于第三储存单元。其中，第四反熔丝信号线(AF4)与第四控制信号线(C4)提供一关闭电压(例如0V)；第三反熔丝信号线(AF3)提供一破坏电压(例如6V)，其它的控制信号线(C1?C3)以及反熔丝信号线(AF1?AF2)皆提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第三储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第三储存单元即视为开路状态或者第二状态。
[0101]如图10C所示，其为第三个编程周期，将开路状态(第二状态)记录于第二储存单元。其中，第三与第四反熔丝信号线(AF3、AF4)及第三与第四控制信号线(C3、C4)提供一关闭电压(例如0V);第二反熔丝信号线(AF2)提供一破坏电压(例如6V)，其它的控制信号线(C1?C2)以及第一反熔丝信号线(AF1)提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第二储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第二储存单元即视为开路状态或者第二状态。
[0102]如图10D所示，其为第四个编程周期，将开路状态(第二状态)记录于第一储存单元。其中，第二、第三与第四反熔丝信号线(AF2、AF3、AF4)及第二、第三与第四控制信号线(C2.C3.C4)提供一关闭电压(例如0V);第一反熔丝信号线(AF1)提供一破坏电压(例如6V)，第一控制信号线(C1)提供一开启电压(例如3V);并且，位线(BL)提供一未编程电压(例如3V)。很明显地，第一储存单元中的反熔丝晶体管的栅极氧化层将不会被破坏，使得电容器的二端为成为高电阻。此时，第一储存单元即视为开路状态或者第二状态。
[0103]如图10E所示，其为读取一位存储单元的信号示意图。当四个存储单元皆记录开路状态(第二状态)且欲读取该一位存储单元时，所有的控制信号线(C1?C4)以及反熔丝信号线(AF1?AF4)皆提供一读取控制电压(例如IV);并且，位线(BL)提供一位线读取电压(例如0V)。由图10E可知，由于四个储存单元中的反熔丝晶体管的栅极氧化层皆未被破坏而呈现高阻抗，因此所有反熔丝信号线流至位线(BL)的电流将非常小，所以读取电流(Ir)也非常的小。因此，经由感测放大器(未绘示)后，即可检测出该一位存储单元是记录开路状态(第二状态)。
[0104]由以上的说明可知本发明的一位存储单元也可应用于非易失性存储器具备0ΤΡ存储器的功效。
[0105]再者，在本领域技术人员也可以根据上述的内容来稍微修改本发明的储存单元。
[0106]请参照图11，其所绘示为本发明第二实施例应用于非易失性存储器中的一位存储单元。相较于图1A，主要的差异在于每个储存单元(SU1、SU2、SU3、SU4)中的第一栅极氧化层14’、24’、34’、44’的厚度皆大于第二栅极氧化层16’、26’、36’、46’的厚度。使得储存单元在编程时，可以降低破坏电压，或者较容易破坏第二栅极氧化层。
[0107]请参照图12，其所绘示为本发明第三实施例应用于非易失性存储器中的一位存储单元。由于所有的储存单元(SU1、SU2、SU3、SU4)结构相同，因此仅以第一储存单元(SU1)为例来做说明。
[0108]第一储存单元(SU1)包括一第一 η型掺杂区91、第二 η型掺杂区92、形成于ρ型基板的表面上，且第一 η型掺杂区91连接至位线(BL)。再者，第一 η型掺杂区91与第二η型掺杂区92之间的通道区上方具有一栅极结构。再者，栅极结构中的栅极氧化层分为第一部分95以及第二部分96，第一部分的厚度高于第二部分的厚度。而栅极层98覆盖于栅极氧化层上方。第一控制信号线(C1)连接第一部分95上方的栅极层98，第一反熔丝信号(AF1)连接第二部分96上方的栅极层98。
[0109]很明显地，第三实施例中的储存单元是利用单一的晶体管来完成。其中，栅极氧化层的第一部分95以与门极层98其功能可以等效为控制晶体管，而栅极氧化层的第二部分96以与门极层98其功能可以等效为反熔丝晶体管。第三实施例也可作为0ΤΡ与ΜΤΡ存储器，其控制方法与第一实施例相同不再赘述。
[0110]由上述的说明可知，一位存储单元中的所有储存单元皆具有相同的结构。实际上，串接的储存单元中的最后一个储存单元的结构可以异于其它的储存单元。
[0111]请参照图13，其所绘示为本发明第四实施例应用于非易失性存储器中的一位存储单元。
[0112]相较于图1Α,第四实施例主要的差异在于最后一个储存单兀(SU5)中并未有第三η型掺杂区，而是以隔离结构53,例如为浅沟槽隔离(shallow trench isolation, STI)结构，来取代。
[0113]如图13所示，第五储存单元(SU5)包括一第一 η型掺杂区51、第二 η型掺杂区52、以及隔离结构53，依序形成于ρ型基板的表面上。再者，第一 η型掺杂区51与第二 η型掺杂区52之间的第一通道区上方具有一第一栅极结构；第二 η型掺杂区52与隔离结构53之间的第三通道区域上方具有一第二栅极结构。其中，第一栅极结构包括第一栅极氧化层54与第一栅极层55 ;第二栅极结构包括第二栅极氧化层56与第二栅极层57。第一栅极层55连接至第五控制信号线(C5);第二栅极层57连接至第五反熔丝信号线(AF5)。
[0114]当然应用于第二实施例，一位存储单元中最后一个储存单元的第三掺杂区也可以利用隔离结构来取代。同理，应用于第三实施例，一位存储单元中最后一个储存单元的第二掺杂区也可以利用隔离结构来取代。
[0115]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1.一种非易失性存储器，具有一第一一位存储单元形成于一基板上，该第一一位存储单元包括:一第一位线；以及N个储存单元，每一该储存单元包括:一第一掺杂区、一第二掺杂区以及一第三掺杂区依序形成于该基板的一表面上，该第一掺杂区与该第二掺杂区之间的一第一通道区上方具有一第一栅极结构，该第二掺杂区与该第三掺杂区之间的一第二通道区上方具有一第二栅极结构；其中，该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线，该第一栅极结构连接至一第一控制信号线，该第二栅极结构连接至一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第三掺杂区，该第一栅极结构连接至一第m控制信号线，该第二栅极结构连接至一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
2.根据权利要求1所述的非易失性存储器，其中该非易失性存储器具有一第二一位存储单元，该第二一位存储单元包括:一第二位线；以及，N个储存单元，每一该储存单元包括:该第一掺杂区、该第二掺杂区以及该第三掺杂区依序形成于该基板的该表面上，该第一掺杂区与该第二掺杂区之间的该第一通道区上方具有该第一栅极结构，该第二掺杂区与该第三掺杂区之间的该第二通道区上方具有该第二栅极结构；其中，该N个储存单元中的该第一储存单元的该第一掺杂区连接至该第二位线，该第一栅极结构连接至该第一控制信号线，该第二栅极结构连接至该第一反熔丝信号线；以及，该N个储存单元中的该第m储存单元中的该第一掺杂区连 接至该第(m-Ι)储存单元中的该第三掺杂区，该第一栅极结构连接至该第m控制信号线，该第二栅极结构连接至该第m反熔丝信号线。
3.根据权利要求1所述的非易失性存储器，其中该第一一位存储单元包括一第(N+1)储存单元，该第(N+1)储存单元包括:该第一掺杂区、该第二掺杂区以及一隔离结构依序形成于该基板的该表面上，该第一掺杂区与该第二掺杂区之间的该第一通道区上方具有该第一栅极结构，该第二掺杂区与隔离结构之间的一第三通道区域上方具有该第二栅极结构；其中，该第一栅极结构连接至一第(N+1)控制信号线，该第二栅极结构连接至一第(N+1)反熔丝信号线；其中，该第一掺杂区连接至该第N储存单元中的该第三掺杂区。
4.根据权利要求1所述的非易失性存储器，其中每一该储存单元中的该第一栅极结构包括一第一栅极氧化层以及一第一栅极层:该第二栅极结构包括一第二栅极氧化层以及一第二栅极层；其中，该第一栅极氧化层的厚度大于该第二栅极氧化层的厚度。
5.根据权利要求1所述的非易失性存储器，其中该基板为一P型基板，该第一掺杂区、该第二掺杂区与该第三掺杂区皆为η型掺杂区。
6.根据权利要求1所述的非易失性存储器，其中将一闭路状态记录于一第1存储单元时，将一编程电压提供至该第一位线，将一破坏电压提供至一第y反熔丝信号线，将一开启电压提供至该第一控制信号线至一第1控制信号线以及该第一反熔丝信号线至一第(y_l)反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+1)反熔丝信号线至一第N反熔丝信号线，其中，y为大于一且小于N的整数。
7.根据权利要求1所述的非易失性存储器，其中将一开路状态记录于一第1存储单元时，将一未编程电压提供至该第一位线，将一破坏电压提供至一第y反熔丝信号线，将一开启电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第(y-Ι)反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，其中，y为大于1且小于N的整数。
8.根据权利要求1所述的非易失性存储器，其中于读取该第位存储单兀时，将一位线读取电压提供至该第一位线，将一第一读取控制电压提供至该第一控制信号线至一第y控制信号线以及将一第二读取控制电压提供至该第一反熔丝信号线至一第y反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，使得该第一位线产生一读取电流以读取一第y存储单元的一储存状态，其中，y为大于1且小于N的整数。
9.根据权利要求1所述的非易失性存储器，其中于读取该第位存储单兀时，将一位线读取电压提供至该第一位线，将一第一读取控制电压提供至所有N个控制信号线以及将一第二读取控制电压提供至所有N个反熔丝信号线，使得该第一位线产生一读取电流。
10.一种非易失性存储器，具有一第一一位存储单元，该第一一位存储单元包括:一第一位线；以及串接的N个储存单元，每一该储存单元包括:一控制晶体管与一反熔丝晶体管；其中，该N个储存单元中一第一储存单元的该控制晶体管的第一端连接至该第一位线，该控制晶体管的栅极连接至一第一控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该控制晶体管的第一端连接至一第(m-Ι)储存单元中的该反熔丝晶体管的第二端，该控制晶体管的栅极连接至一第m控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
11.根据权利要求10所述的非易失性存储器，其中该非易失性存储器具有一第二一位存储单元，该第二一位存储单元包括:一第二位线；以及串接的N个储存单元，每一该储存单元包括:该控制晶体管与该反熔丝晶体管；其中，该N个储存单元中该第一储存单元的该控制晶体管的第一端连接至该第二位线，该控制晶体管的栅极连接至该第一控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至该第一反熔丝信号线；以及，该N个储存单元中的该第m储存单元中的该控制晶体管的第一端连接至该第(m-Ι)储存单元中的该反熔丝晶体管的第二端，该控制晶体管的栅极连接至该第m控制信号线，该控制晶体管的第二端连接至该反熔丝晶体管的第一端，该反熔丝晶体管的栅极连接至该第m反熔丝信号线。
12.根据权利要求10所述的非易失性存储器，其中每一该储存单元中的该控制晶体管的栅极氧化层的厚度大于该反熔丝晶体管的栅极氧化层的厚度。
13.根据权利要求10所述的非易失性存储器，其中将一闭路状态记录于一第y存储单元时，将一编程电压提供至该第一位线，将一破坏电压提供至一第y反熔丝信号线，将一开启电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第(y-Ι)反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，其中，y为大于一且小于N的整数。
14.根据权利要求10所述的非易失性存储器，其中将一开路状态记录于一第y存储单元时，将一未编程电压提供至该第一位线，将一破坏电压提供至一第y反熔丝信号线，将一开启电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第(y-Ι)反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，其中，y为大于1且小于N的整数。
15.根据权利要求10所述的非易失性存储器，其中于读取该第一一位存储单元时，将一位线读取电压提供至该第一位线，将一读取控制电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第y反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，使得该第一位线产生一读取电流以读取一第1存储单元的一储存状态，其中，y为大于1且小于N的整数。
16.根据权利要求10所述的非易失性存储器，其中于读取该第一一位存储单元时，将一位线读取电压提供至该第一位线，将一读取控制电压提供至所有N个控制信号线以及所有N个反熔丝信号线，使得该第一位线产生一读取电流。
17.一种非易失性存储器，具有一第一一位存储单元形成于一基板上，该第一一位存储单元包括:一第一位线；以及N个储存单元，每一该储存单元包括:一第一掺杂区以及一第二掺杂区依序形成于该基板的一表面上，该第一掺杂区与该第二掺杂区之间的一通道区上方具有一栅极结构；其中，该栅极结构包括一栅极氧化层与一栅极层，该栅极氧化层具有一第一部分与一第二部分，且该第一部分的厚度大于该第一部分的厚度，该栅极层覆盖于该栅极氧化层上；其中，该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线，该栅极结构连接至一第一控制信号线与一第一反熔丝信号线；以及，该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第二掺杂区，该栅极结构连接至一第m控制信号线与一第m反熔丝信号线，且m为大于等于二且小于等于N的整数。
18.根据权利要求17所述的非易失性存储器，其中该第一一位存储单元包括一第(N+1)储存单元，该第(N+1)储存单元包括:该第一掺杂区以及一隔离结构依序形成于该基板的该表面上，该第一掺杂区与该隔离结构之间的另一通道区上方具有该栅极结构；其中，该栅极结构连接至一第(N+1)控制信号线与一第(N+1)反熔丝信号线；其中，该第一掺杂区连接至该第N储存单元中的该第二掺杂区。
19.根据权利要求17所述的非易失性存储器，其中将一闭路状态记录于一第y存储单元时，将一编程电压提供至该第一位线，将一破坏电压提供至一第1反熔丝信号线，将一开启电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第(y-Ι)反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，其中，y为大于一且小于N的整数。
20.根据权利要求17所述的非易失性存储器，其中将一开路状态记录于一第y存储单元时，将一未编程电压提供至该第一位线，将一破坏电压提供至一第1反熔丝信号线，将一开启电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第(y-Ι)反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+1)反熔丝信号线至一第N反熔丝信号线，其中，y为大于1且小于N的整数。
21.根据权利要求17所述的非易失性存储器，其中于读取该第一一位存储单元时，将一位线读取电压提供至该第一位线，将一读取控制电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第y反熔丝信号线，将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线，使得该第一位线产生一读取电流以读取一第1存储单元的一储存状态，其中，y为大于1且小于N的整数。
22.根据权利要求17所述的非易失性存储器，其中于读取该第一一位存储单元时，将一位线读取电压提供至该第一位线，将一读取控制电压提供至所有N个控制信号线以及所有N个反熔丝信号线，使得该第一位线产生一读取电流。
23.一种非易失性存储器中一一位存储单元即可的控制方法，该第一一位存储单元具有一位线连接至串接的N个储存单元，该控制方法包括下列步骤:(a)当编程该第--位存储单元时，编程一第X储存单元，使得读取该第--位存储单元时，提供该第X储存单元的储存状态；(b)当抹除该第一一位存储单元时，忽略该第X储存单元中的储存状态；以及(c)当再次编程该第一一位存储单元时，编程一第(x-1)储存单元，使得读取该第一一位存储单元时，提供该第(x-1)储存单元的储存状态；其中，且X大于等于2，且X小于等于N。
24.一种非易失性存储器中一一位存储单元的控制方法，该第一一位存储单元具有一位线即可位线连接至串接的N个储存单元，该控制方法包括下列步骤:(a)当编程该第一一位存储单元时，利用N个编程周期来依序编程N个储存单元，使得N个储存单元皆记录一储存状态；以及(b)当读取该第一一位存储单元时，同时提供N个储存单元的该储存状态。
【文档编号】H01L23/525GK103633095SQ201210571629
【公开日】2014年3月12日 申请日期:2012年12月25日 优先权日:2012年8月21日
【发明者】吴孟益, 温岳嘉, 陈信铭, 杨青松 申请人:力旺电子股份有限公司