高速高功率半导体器件的制作方法与工艺

高速高功率半导体器件根据35U.S.C.§119的优先权要求本专利申请要求序列号为61/444,072、名称为“HIGH-SPEEDHIGH-POWERSEMICONDUCTORDEVICES（高速高功率半导体器件）”、提交日为2011年2月17日、受让于其受让人的美国临时专利申请的优先权，并且通过参考将其显式地并入于此。背景领域本公开一般涉及电子设备，更具体地涉及半导体设备。背景半导体器件（诸如晶体管）在各种有源电路（诸如功率放大器）中常被使用。功率放大器可在无线发送之前为信号提供放大和高输出功率。因此，基本上在所有无线通信系统中和无线设备以及基站中均使用功率放大器。射频（RF）功率放大器可能对用来实现功率放大器的晶体管施加彼此冲突的要求。例如，高速RF功率放大器可能要求(i)晶体管的高击穿电压，以便处理大电压摆动，以及(ii)高工作频率，以便处理RF信号。对于用互补金属氧化物半导体（CMOS）集成电路（IC）工艺制造的晶体管而言，可以通过减小栅极的长度来增加晶体管的速度。然而，更短的栅极长度也降低了该晶体管的的击穿电压，这则限制了该晶体管处理功率放大器所需的大电压摆动的能力。因此，对于CMOS晶体管，难以获得高击穿电压和高工作频率。用于实现功率放大器的高速度和高输出功率的一种传统技术是按照共源共栅构造（cascodeconfiguration）来堆叠多个晶体管。堆叠中的每一晶体管此时仅可观察一部分的输出电压摆动。然而，堆叠晶体管可能导致降低的效率以及为了适当对晶体管进行偏置、避免不稳定性和振荡、并同时实现高输出功率和效率而带来的有挑战性的电路设计。用于实现功率放大器的高速度和高输出功率的另一种传统技术是使用复杂的器件架构来构造晶体管。然而，这种器件架构经常与标准CMOS工艺流程不兼容，其可能需要更多的掩模和工艺步骤来制造晶体管，可能难以与传统CMOS集成电路集成，并且可能导致更高的成本。因此，非常需要一种不难制造并且具有低成本的RF功率放大器。附图简述图1示出一功率放大器的示意图。图2示出一传统N沟道MOS（NMOS）晶体管。图3示出一高速高功率NMOS晶体管。图4示出图3中的高速高功率NMOS晶体管的模型。图5示出用绝缘体上硅（SOI）IC工艺制造的高速高功率NMOS晶体管。图6示出图5中的NMOS晶体管的俯视图。图7A、7B和7C示出图5中的NMOS晶体管的沿着不同线的截面图。图8示出图5中的NMOS晶体管的模型的示意图。图9A和9B分别示出处于导通（ON）状态和截止（OFF）状态的图5中的NMOS晶体管的操作。图10示出一具有两个场栅极的高速高功率NMOS晶体管。图11示出用SOIIC工艺制造的高速高功率P沟道（PMOS）晶体管。图12示出用标准体CMOS工艺（bulkCMOSprocess）制造的高速高功率NMOS晶体管。图13示出用标准体CMOS工艺制造的高速高功率PMOS晶体管。图14示出一无线通信设备的框图。图15示出用于制造高速高功率半导体器件/MOS晶体管的工艺。详细描述以下阐述的详细描述旨在作为本公开的示例性设计的描述，而无意代表可实践本公开的仅有方面。术语“示例性”在本文中用于表示“用作示例、实例或解说”。在本文被描述为“示例性”的任何设计不应被解释成一定优选或优胜于其他设计。为了提供对本公开的示例性设计的透彻了解，本详细描述包括具体细节。对本领域技术人员显而易见的是，没有这些具体细节也可实践本文描述的示例性设计。在一些实例中，众所周知的结构和器件以框图形式示出以避免湮没本文呈现的示例性设计的新颖性。本文描述了高速高功率半导体器件。这些半导体器件可以作为晶体管工作。因此，术语“半导体器件”、“晶体管”以及“MOS晶体管”在本文中可互换地使用。高速高功率半导体器件可以在标准CMOS工艺中制造并且可具有各种期望性质，诸如高击穿电压和高工作速度。这些半导体器件可适合在高速RF功率放大器、功率管理集成电路（PMIC）、交换机、编解码器以及需要高速和/或高输出功率的其他有源电路中使用。图1示出了一功率放大器100的示例性设计的示意图，其被实现成具有单个N沟道金属氧化物半导体（NMOS）晶体管110。NMOS晶体管110的栅极接收输入RF信号（RF输入），其源极耦合于电路地，且其漏极提供输出RF信号（RF输出）。电感器120的一端耦合于电源（Vdd）而另一端耦合于NMOS晶体管110的漏极。Vdd电源可以是电池电源或者是某种其他电源。功率放大器100还可包括图1中未示出的其他电路。例如，功率放大器100可包括输入阻抗匹配电路，该输入阻抗匹配电路的一端接收RF输入信号而另一端耦合于NMOS晶体管110的栅极。该匹配电路可执行功率放大器100的输入阻抗匹配。功率放大器100还可包括输出阻抗匹配电路，该输出阻抗匹配电路的一端耦合于NMOS晶体管110的漏极而另一端提供RF输出信号。该匹配电路可执行功率放大器100的输出阻抗匹配。图2示出了用CMOS工艺制造的NMOS晶体管200的截面图。NMOS晶体管200包括由N+区210形成的源极、由N+区220形成的漏极以及由多晶硅区（polyregion）230形成的栅极。P型阱（或P体）250形成于源极区210和漏极区220之间。晶体管栅极氧化物232形成于栅极区230和P体250之间。可通过在栅极区230处施加适当的电压来在源极区210和漏极区220之间形成沟道。NMOS晶体管200可被用于功率放大器。例如，NMOS晶体管200可被用于图1中的功率放大器100中的NMOS晶体管110。该功率放大器的最大输出功率（Pmax）和效率（η）可被表示为：以及等式(1)等式(2)其中Vbd是NMOS晶体管200的击穿电压，Ron是NMOS晶体管200在导通时的电阻，ηmax是NMOS晶体管200的最大效率，以及Rload是该功率放大器的负载电阻。如等式(1)和(2)中所示，通过减小Ron以及增加Vbd，对于该功率放大器，可获得更高的Pmax和更高的效率。对于标准CMOS工艺，栅极的长度（Lg）和栅极氧化物的厚度（TOX）可以被一起缩放以获得期望的晶体管特性。减小Lg和TOX两者导致更低的Ron，但是也导致更低的Vbd。因此，使用标准CMOS工艺，难以既获得低Ron又获得高Vbd。NMOS晶体管200可具有其他缺点。首先，薄的晶体管栅极氧化物232和栅极区220的高度掺杂可在栅极-漏极边缘或边界处带来高电场。这可限制NMOS晶体管200的漏极-到-栅极电压（Vdg）。其次，源极和漏极之间的短的沟道导致易于穿通，这可限制限制NMOS晶体管200的漏极到源极电压（Vds）。在一方面，通过以下操作可以获得具有低Ron和高Vbd的高速高功率MOS晶体管：(i)延伸漏极，使得它与源极距离更远，(ii)挨着“有源”栅极添加一个或多个“场”栅极，以及(iii)在有源栅极和漏极之间形成多个交替的浅沟槽隔离（STI）条和漏极有源条。有源栅极接收输入信号并控制该MOS晶体管。该一个或多个场栅极可以是自偏置的，以控制该MOS晶体管的工作。下面更加详细地描述该MOS晶体管的这些各种特征。高速高功率MOS晶体管可用各种IC工艺技术来制造。例如，高速高功率MOS晶体管可用绝缘体上硅（SOI）IC工艺来制造，SOIIC工艺是一种其中在绝缘体（诸如氧化硅或玻璃）的顶部上形成薄硅层的技术。随后可在此薄硅层的顶部上其自己的绝缘氧化物盆内制造MOS晶体管，该绝缘氧化物盆由下方的氧化物埋层（BOX）和四侧的STI壁形成。该BOX和STI壁阻挡泄漏并且减小寄生电容，这可允许该MOS晶体管在较高频率下工作和/或具有更好的效率。高速高功率MOS晶体管还可用标准体CMOS工艺来制造。图3是用SOIIC工艺制造的高速高功率NMOS晶体管300的示例性设计的截面图。NMOS晶体管300包括N+源极310、N+漏极320、有源栅极330、晶体管栅极氧化物332、以及在有源栅极330下方的P体350。与图2中的NMOS晶体管200相比，在NMOS晶体管300中，漏极320被延伸并更加远离源极310。N-Si体360形成于P体350和漏极320之间。场栅极340挨着有源栅极330并在N-Si体360上方形成。场栅极340位于有源栅极330和漏极320之间。晶体管栅极氧化物342形成于场栅极340和N-Si体360之间。NMOS晶体管300的全部组件形成于氧化物埋层（BOX）362的上方。可向有源栅极330施加电压Vg并可向场栅极340施加电压Vf来控制NMOS晶体管300的工作。可向源极310呈现电压Vs，并可向漏极提供电压Vd。图4示出图3中的高速高功率NMOS晶体管300的模型302的截面图。NMOS晶体管300可被视为由以下构成：(i)工作在提升模式中的有源场效应晶体管（FET）304，以及(ii)工作在耗尽模式中的MOS变容管（varactor）306。有源FET304具有低Ron。MOS变容管306包括场栅极并具有高Vbd和高漏极电压。有源FET304和MOS变容管306的组合可既提供低Ron又提供高Vbd。图5是用SOIIC工艺制造的高速高功率NMOS晶体管500的示例性设计的三维（3D）视图。NMOS晶体管500还可被称为SOINMOS漏极耗尽增强型晶体管（n-DDET）。NMOS晶体管500包括N+源极510、N+漏极520、多晶硅（PO）有源栅极530以及多晶硅场栅极540，它们可以如图5中所示地形成。有源栅极530和场栅极540平行于源极510和漏极520形成。介电间隔物534既形成于有源栅极530的两侧上，也形成于场栅极540的两侧上。交替的STI条582和漏极有源条584（在图5中被标记为“NW”）被形成为横交于NMOS晶体管500的源极510、漏极520以及栅极530和540。P体550在氧化物埋（BOX）层562上方并在有源栅极530下方形成。N型轻度掺杂扩散（N-LDD）区552形成于P体550的两侧上。晶体管栅极氧化物532形成于有源栅极530和P体550之间。BOX562和STI壁564形成NMOS晶体管500的绝缘氧化物盆。如图5中所示，NMOS晶体管500可包括纵向的场栅极540和横向的STI场效应。NMOS晶体管500可用标准的CMOS层和工艺流程来制造。对于NMOS晶体管500，最小沟道长度和小器件布局/占地可以是可实现的。图6示出了图5中的高速高功率NMOS晶体管500的俯视图和布局设计。NMOS晶体管500形成于绝缘氧化物盆内，该绝缘氧化物盆是由四侧上的BOX562和STI条形成的，如图5中所示。P型阱（P阱）572形成于绝缘氧化物盆的一侧上，而N型阱（N阱）574形成于绝缘氧化物盆的另一侧上。P体550（在图6中未示出）形成于P阱572内、有源栅极530的下方。STI条582形成于漏极有源区580（其在N阱574内侧）内，从而获得交替的STI条582和漏极有源条584。N+区578形成于绝缘氧化物盆内。源极510形成于N+区578的一侧上，而漏极520形成于N+区578的另一侧上。标记576被用来防止场栅极540和该标记区域内的漏极520之间的N+注入和硅化。标记576可防止漏极金属化，漏极金属化可使漏极短路于场栅极耗尽，并可因此提高击穿电压。可基于击穿电压额定值来选择标记576的宽度。接触592形成于源极510上方，接触594形成于漏极520上方，接触596形成于有源栅极530上方，而接触598形成于场栅极540上方。如图6中所示，有源栅极具有长度Lg，场栅极具有长度Lf，而有源栅极和场栅极之间的间隔是Spo。栅极长度只包括该多晶硅，而不包括该多晶硅两侧上的介电间隔物。在一示例性设计中，场栅极长度等于或大于有源栅极长度，即Lf≥Lg。有源栅极和场栅极应当位于彼此附近。在一示例性设计中，有源栅极和场栅极之间的间隔小于最小多晶硅间隔的两倍。其他值也可用于场栅极长度Lf和间隔Spo。NMOS晶体管500的布局设计使用标准CMOS掩模层并因此不导致增加的掩模成本。图7A示出了图5中的NMOS晶体管500的沿线C-C的截面图，线C-C经过图5的一个漏极有源条584的中心。在此视图中，由漏极有源条584从N-LDD区552到漏极520形成N阱（NW）544。通过在场栅极540下方形成的晶体管栅极氧化物542将场栅极540与N阱544隔离。当有源栅极530下方的P体550被反置时，经由N-LDD区552和N阱544在漏极520和源极510之间形成传导路径。图7B示出了图5中的NMOS晶体管500的沿线A-A的截面图，线A-A经过图5的一个STI条582的中心。在此视图中，场栅极540形成于STI条582上方。图7C示出了图5中的NMOS晶体管500的沿线B-B的截面图，线B-B经过图5的一个场栅极510的中心。此视图示出STI条582与漏极有源条584交替出现。场栅极540形成于STI条582和漏极有源条584上方并横交于STI条582和漏极有源条584。栅极氧化物542将场栅极540与漏极有源条584隔离。条栅极582增加高电压工作期间漏极有源条584中的电荷耗尽。图8示出图5中的NMOS晶体管500的模型800的示意图。模型800包括用于NMOS晶体管500的源极(Vs)、漏极(Vd)、有源栅极(Vg)和场栅极(Vf)的四个节点。NMOS晶体管500可被建模成具有有源FET810，该有源FET810具有担当Vs节点的源极和担当Vg节点的栅极。可变电阻器812耦合于有源FET810的漏极和Vd节点。可变电容器822耦合在Vf节点和Vd节点之间，并且是由于该场栅极和该漏极有源耗尽之间的干涉所造成。在更高漏极电压下的更多耗尽导致可变电容器822的更低电容，可变电阻器812的更高电阻，以及更高的电压阻挡能力。电容器820耦合在Vg节点和Vf节点之间，并且是由于该有源栅极和该场栅极之间的干涉所造成。电容器820和822是NMOS晶体管500的寄生电容器并且在Vg节点和Vd节点之间形成分压器。外部电容器830可一端耦合于Vf节点，而另一端耦合于Vg节点（如图8中所示）、Vs节点或Vd节点。电容器830可被用来适当设置场栅极处的电压。其他分压器电路（诸如电阻器梯）与可被用来设置Vf节点处的电压。在一示例性构造中，可向NMOS晶体管500的有源栅极（其为有源FET810的栅极）施加输入RF信号。场栅极上的电压通过由电容器820和822形成的分压器来确定。在截止状态，可向NMOS晶体管500的有源栅极530施加0伏的栅极电压。在此情况下，场栅极540处的电压(Vf)可被表示为：等式(3)其中Cf1是电容器820的电容，Cfd是电容器822的电容，以及Vd是NMOS晶体管500的漏极电压。如等式(3)中所示，场栅极540处的Vf电压是漏极电压的真分数，所述真分数取决于电容器820和822的值。等式(3)假定不存在电容器830。通过选择适当的电容器820、822和/或830的值，可跨场栅极540分布漏极电压。通过创建(i)轻度掺杂的漏极有源区580，(ii)有源漏极区580内的介电STI条582以形成漏极有源条584，以及(iii)在漏极有源区580和介电STI条582上方的场栅极540，图5中的NMOS晶体管500可实现高速度和高功率。STI条582、漏极有源条584以及场栅极540形成3-D耗尽场夹（3-Ddepletionfieldclamp）。图9A示出图5中的NMOS晶体管500在被导通（例如，通过向有源栅极施加足够高的电压）时的工作。例如，有源栅极530处的栅极电压可被设置为漏极电压，使得Vg=Vf=Vd。在导通（ON）状态下，在该有源栅极下方形成反置沟道。该场栅极被自偏置，使得它在下方创建高度导通的漏极有源区并因此保留了晶体管导通-导电性。场栅极下方的漏极有源条在该场栅极之下的薄栅极氧化物下方形成累积传导层，其支持低Ron。图9B示出图5中的NMOS晶体管500在被截止（例如，通过向该NMOS晶体管500的有源栅极和源极施加0V）时的操作。在该截止（OFF）状态下，有源栅极下方的N扩散区被完全耗尽，并且在有源栅极下方不存在反置沟道。场栅极和STI条下方的薄栅极氧化物上方的Vf-Vd的负电势导致被完全耗尽的N阱区。场栅极下方的漏极有源区处于强耗尽（或夹断）。这保护该有源栅极免于看到高电压并支持高Vdd。该3-D场耗尽夹明显减少在栅极/漏极边缘处看到的电场并跨越该漏极有源条重新分布电压降。这允许在漏极处存在明显更高的电压，由此为NMOS晶体管500提供高击穿电压。为了简化，上面的描述是针对其中存在一个场栅极的情况的。一般而言，通过(i)移动漏极更加远离源极以及(ii)形成靠近有源栅极并且在漏极和源极之间的一个或多个场栅极，可以获得高Vbd。所述场栅极可以是自偏置的。可在延伸的漏极有源区中以及在该一个或多个场栅极下方形成多个STI条。图10示出高速高功率NMOS晶体管1000的示例性设计的俯视图，该NMOS晶体管1000具有有源栅极1030和两个场栅极1040和1042。这两个场栅极可具有相同的长度Lf（如图10中所示）或不同的长度。场栅极1040可位于距有源栅极1030距离Spo处。场栅极1042可位于距场栅极1040相同距离Spo处（如图10中所示）或距场栅极1040不同距离处。图10示出NMOS晶体管1000的各寄生电容器。具有值Cf1的寄生电容器1052位于有源栅极1030和场栅极1040之间。具有值Cf2的寄生电容器1054位于两个场栅极1040和1042之间。具有值Cfd的寄生电容器1056位于场栅极1042和漏极之间。在截止状态，可向NMOS晶体管1000的有源栅极1030施加0伏的栅极电压。在此情况下，场栅极1040处的电压(Vf1)和场栅极1042处的电压(Vf2)可被表示为：以及等式(4)Vf2=2Vf1,等式(5)其中Cf1=Cf2=Co,Cfd=Cs,k=Cs/Co,以及Vd是NMOS晶体管1000的漏极电压。如等式(4)和(5)中所示，场栅极1040处的Vf1电压小于漏极电压的一半，而场栅极1042处的Vf2电压在Vf1电压和漏极电压之间。一般而言，漏极电压可跨越任何数量的场栅极分布。可基于预期最大漏极电压来选择场栅极的数量。通过分割每一场栅极区下方的漏极电压降，可使用更多场栅极来提高击穿电压（并因此处理更高的最大漏极电压）。图11是用SOIIC工艺制造的高速高功率P沟道MOS（PMOS）晶体管1100的示例性设计的3D视图。PMOS晶体管1100还可被称为SOIPMOS漏极耗尽增强型晶体管（p-DDET）。PMOS晶体管1100包括P+源极1110、P+漏极1120、有源栅极1130、以及场栅极1140，它们可如图11所示地形成。有源栅极1130和场栅极1140平行于源极1110和漏极1120形成。介电间隔物1134既形成于有源栅极1130的两侧上，也形成于场栅极1140的两侧上。N体1150在氧化物埋（BOX）层1162上方并在有源栅极1130下方形成。晶体管栅极氧化物1132形成于有源栅极1130和N体1150之间。P型轻度掺杂扩散（P-LDD）区1152形成于N体1150的两侧上。交替的STI条1182和漏极有源条1184（在图11中被标记为“PW”）横交于PMOS晶体管1100的源极1110、漏极1120以及栅极1130和1140。如图5和11中所示，可通过以下工作来获得PMOS晶体管1100：(i)用PMOS晶体管1100中的P型扩散来取代NMOS晶体管500中的N型扩散，(ii)用PMOS晶体管1100中的N体1150来取代NMOS晶体管500中的P体550，以及(iii)用PMOS晶体管1100中的P-LDD区1152来取代NMOS晶体管500中的N-LDD区552。PMOS晶体管1100的工作原理和布局设计可类似于NMOS晶体管500的工作原理和布局设计，然而具有相反的极性。图12是用标准体CMOS工艺制造的高速高功率NMOS晶体管1200的示例性设计的3D视图。NMOS晶体管1200还可被称为体n-DDET。NMOS晶体管1200包括N+源极1210、N+漏极1220、有源栅极1230、以及场栅极1240，它们可如图12所示地形成。有源栅极1230和场栅极1240平行于源极1210和漏极1220形成。介电间隔物1234既形成于有源栅极1230的两侧上，也形成于场栅极1240的两侧上。P型阱（PW）1250在有源栅极1230下方并在P型衬底1262上方形成。N型阱（NW）1260在场栅极1240下方形成并作为NMOS晶体管1200的漏极有源区工作。晶体管栅极氧化物1232形成于有源栅极1230和P阱1250之间。N-LDD区1252靠近源极1210并在用于有源栅极1230的介电间隔物1234下方形成。交替的STI条1282和漏极有源条1284被形成为横交于NMOS晶体管1200的源极1210、漏极1220以及栅极1230和1240。图13是用标准体CMOS工艺制造的高速高功率PMOS晶体管1300的示例性设计的3D视图。PMOS晶体管1300还可被称为体p-DDET。PMOS晶体管1300包括P+源极1310、P+漏极1320、有源栅极1330、以及场栅极1340，它们可如图13所示地形成。有源栅极1330和场栅极1340平行于源极1310和漏极1320形成。介电间隔物1334既形成于有源栅极1330的两侧上，也形成于场栅极1340的两侧上。N型阱1350形成于有源栅极1330下方，而P型阱1360形成于场栅极1340下方。N型阱1350和P型阱1360形成于深N型阱1362上方，其形成于P型衬底1364上方。N型阱（N阱）1362提供用于隔离的保护环。晶体管栅极氧化物1332形成于有源栅极1330和N阱1350之间。P-LDD区1352靠近源极1310并在用于有源栅极1330的介电间隔物1334下方形成。交替的STI条1382和漏极有源条1384横交于PMOS晶体管1300的源极1310、漏极1320以及栅极1330和1340形成。如图12和13中所示，PMOS晶体管1300的工作原理和布局设计可类似于NMOS晶体管1200的工作原理和布局设计，然而具有相反的极性。NMOS晶体管1200和PMOS晶体管1300可使用标准的CMOS层和工艺流程来制造。对于NMOS晶体管1200和PMOS晶体管1300，最小沟道长度和小器件布局/占地可以是可实现的。本文描述的高速高功率MOS晶体管可具有多个优点。第一，这些MOS晶体管可具有比标准MOS晶体管更高的功率/电压和更高的速度。第二，这些MOS晶体管可以紧致布局来实现。第三，这些MOS晶体管可允许用单个晶体管来设计功率放大器，这可避免经常与用堆叠的晶体管实现的功率放大器相关联的更高的复杂度和更低的效率。第四，这些MOS晶体管可用与标准CMOS工艺流程相兼容的层和IC工艺步骤来制造，由此利用了CMOS自对齐和沟道缩放能力而不增加掩模和/或复杂的IC工艺步骤。这些MOS晶体管因此可在紧致CMOS逻辑IC上制造并与其集成。第五，这些CMOS晶体管可允许紧致功率放大器单元设计而不增加掩模或IC工艺步骤，这可以是更成本高效的。第六，这些CMOS晶体管可用SOI和体CMOS两种工艺来制造，而没有从一种IC工艺技术到另一种IC工艺技术的扩展定制。使用这些CMOS晶体管，还可以获得其他优点。一般而言，与传统MOS晶体管相比，这些CMOS晶体管可以更小并且更便宜并且还可具有更好的性能。本文描述的高速高功率MOS晶体管可用于功率放大器和其他有源电路。下面描述其中可使用这些MOS晶体管的一些示例性电路。图14示出一无线通信设备1400的示例性设计的框图。在此示例性设计中，无线设备1400包括数据处理器1410、收发机1420以及PMIC1480。收发机1420包括支持双向无线通信的发射机1430和接收机1450。一般而言，无线设备1400可包括用于任何数量的通信系统、任何数量的频带、以及任何数量的天线的任何数量的发射机和任何数量的接收机。在发送路径中，数据处理器1410处理待发送的数据。数模转换器（DAC）1414接收经处理的数据并向发射机1430提供模拟输出信号。在发射机1430内，该模拟输出信号经放大器（Amp）1432放大，经低通滤波器1434滤波以除去数模转换所导致的图像，经可变增益放大器（VGA）1436放大，并经上变频器（upconverter）1438从基带上变频到RF。经上变频的信号经滤波器1440滤波，经驱动器放大器1442和功率放大器1444进一步放大、路由通过交换机/双工机1446、并经由天线1448被发送。在接收路径中，天线1448从基站和/或其他发射机站接收信号并提供所接收的信号，该所接收的信号被路由通过交换机/双工机1446并被提供给接收机1450。在接收机1450内，所接收的信号经低噪声放大器（LNA）1452放大，经带通滤波器1454过滤，并经下变频器1456从RF下变频到基带。经下变频的信号经VGA1458放大，经低通滤波器1460滤波，经放大器1462放大以获得模拟输入信号，该模拟输入信号被提供至数据处理器1410。模数转换器（ADC）1416将该模拟输入信号数字化并提供采样以由数据处理器1410进行处理。图14示出了实现直接变频架构的发射机1430和接收机1450，该架构在一级内将信号在RF和基带之间进行频率变频。发射机1430和/或接收机1450还可实现超外差架构，该超外差架构在多级内将信号在RF和基带之间进行频率变换。本机振荡器（LO）生成器1470分别向上变频器1438和下变频器1456生成并提供发送和接收LO信号。锁相环（PLL）1472从数据处理器1410接收控制信息并向LO生成器1470提供控制信号来生成在适当频率下的发送和接收LO信号。PMIC1480接收电池电压（Vbat）和/或电源电压（Vps）并生成用于数据处理器1410和收发机1420的供应电压。图14示出示例性收发机设计。一般而言，发射机1430和接收机1450中的信号调理（conditioning）可以通过一级或多级放大器、滤波器、混合器等执行。这些电路可以与图14中示出的构造不同地布置。而且，图14中未示出的其他电路也可在该发射机和接收机中使用。例如，可使用匹配电路来匹配图14中的各个有源电路。还可以省略图14中的一些电路。收发机1420的全部或部分可以在一个或多个模拟IC、RFIC（RFIC）、混合信号IC等上实现。例如，发射机1430中的放大器1432到功率放大器1444可以在一RFIC上实现。驱动器放大器1442和功率放大器1444还可在位于该RFIC外部的另一IC上实现。本文描述的高速高功率MOS晶体管可用于无线设备1400内的各有源电路。例如，这些MOS晶体管可用于功率放大器1444、驱动器放大器1442、LO生成器1470、DAC1414、ADC1416、PMIC1470等。在一示例性设计中，一装置（例如，IC、无线设备等）可包括半导体器件（例如，MOS晶体管），该半导体器件包括源极、用于提供输出信号的漏极、以及用于接收输入信号的有源栅极。该半导体器件可进一步包括位于有源栅极和漏极之间的至少一个场栅极（例如，图5中的场栅极540）。该半导体器件还可包括(i)形成为横交于该至少一个场栅极形成的至少一个STI条（例如，图5中的STI条582）以及(ii)形成为平行于该至少一个STI条并与该至少一个STI条交替出现地形成的至少一个漏极有源条（例如，图5中的漏极有源条584）。该半导体器件可通过有源FET和MOS变容管（例如，如图3和图4中所示）的组合来建模。该有源栅极控制该有源FET，而该至少一个场栅极控制该MOS变容管。该半导体器件可具有低导通电阻，该低导通电阻可基于该输入信号来确定。由于该有源FET和该MOS变容管的组合，该半导体器件还可以能够处理高电压。在一示例性设计中，该半导体器件可包括单一场栅极，例如如图6中所示。在另一示例性设计中，该半导体器件可包括多个场栅极，例如如图10中所示。在一示例性设计中，每一场栅极可具有等于或大于该有源栅极的长度的长度。在一示例性设计中，每一场栅极可位于距该有源栅极或另一场栅极小于或等于两倍最小多晶硅间隔处。在一示例性设计中，每一场栅极可具有不同电压，该电压可基于在该有源栅极处的第一电压和在该漏极处的第二电压来确定。可使用电容器来调整场栅极处的栅极电压，且该电容器可一端耦合于该场栅极而第二端耦合于该有源栅极或该源极。在一示例性设计中，该至少一个漏极有源条可在该有源栅极和该漏极之间的漏极有源区（例如，图6中的漏极有源区580）内形成。在一示例性设计中，该至少一个STI条可在该漏极和该有源栅极之间延伸，例如，如图6中所示。在一示例性设计中，P型或N型阱（例如，P体或N体）可在该有源栅极下方形成，例如，如图5、11、12或13中所示。晶体管栅极氧化物层可在该有源栅极和该P型或N型阱之间形成。晶体管栅极氧化物层还可在每一场栅极和每一漏极有源条之间形成，例如如图7C中所示。在一示例性设计中，该半导体器件可包括NMOS晶体管，该NMOS晶体管具有N型源极和N型漏极，例如如图5或12中所示。在另一示例性设计中，该半导体器件可包括PMOS晶体管，该PMOS晶体管具有P型源极和P型漏极，例如如图11或13中所示。在一示例性设计中，该半导体器件可用SOIIC工艺在氧化物埋层上方制造，例如如图5或11中所示。在另一示例性设计中，该半导体器件可用体CMOSIC工艺制造，例如如图12或13中所示。在另一示例性设计中，IC可包括半导体器件（例如MOS晶体管），该半导体器件包括源极、漏极和有源栅极。该半导体器件可进一步包括位于该有源栅极和该漏极之间的至少一个场栅极、被形成为横交于该至少一个场栅极的至少一个STI条、以及平行于该至少一个STI条并与该至少一个STI条交替出现地形成的至少一个漏极有源条。在一个示例性设计中，该IC可进一步包括氧化物埋层，在该氧化物埋层上方形成该源极、该漏极、该至少一个STI条、以及该至少一个漏极有源条，例如如图5或11中所示。在另一示例性设计中，该IC可进一步包括(i)P型阱（PW），该源极和该有源栅极形成于该P型阱上方，以及(ii)N型阱（NW），该漏极、该至少一个场栅极、该至少一个STI条以及该至少一个漏极有源条形成于该N型阱上方，例如如图12中所示。在又一示例性设计中，该IC可进一步包括(i)N型阱（NW），该源极和该有源栅极形成于该N型阱上方，以及(ii)P型阱（PW），该漏极、该至少一个场栅极、该至少一个STI条以及该至少一个漏极有源条形成于该P型阱上方，例如如图13中所示。在又一示例性设计中，一装置（例如，无线设备、IC等）可包括有源电路，该有源电路包括具有源极、漏极和有源栅极的半导体器件。该半导体器件可进一步具有位于该有源栅极和该漏极之间的至少一个场栅极、被形成为横交于该至少一个场栅极的至少一个STI条、以及平行于该至少一个STI条并与该至少一个STI条交替出现地形成的至少一个漏极有源条。该有源电路可包括功率放大器、PMIC、交换机、DAC、ADC等。图15示出用于制造高速高功率半导体器件的工艺1500的示例性设计。例如用N+区或P+区可形成半导体器件的源极。例如用另一N+区或另一P+区可形成半导体器件的漏极。例如，可形成平行于该源极和漏极的该半导体器件的有源栅极。可在有源栅极和漏极之间形成该半导体器件的至少一个场栅极（框1512）。可形成横交于该至少一个场栅极的至少一个STI条。可形成与该至少一个STI条平行并且与该至少一个STI条交替出现的至少一个漏极有源条（框1516）。在一个示例性设计中，该源极、该漏极、该至少一个STI条、以及该至少一个漏极有源条可在该氧化物埋层上方形成，例如如图5或11中所示。在另一示例性设计中，该源极和该有源栅极可在P型阱上方形成，而该漏极、该至少一个场栅极、该至少一个STI条、以及该至少一个漏极有源条可在N型阱上方形成，例如如图12中所示。在又一示例性设计中，该源极和该有源栅极可在N型阱上方形成，而该漏极、该至少一个场栅极、该至少一个STI条、以及该至少一个漏极有源条可在P型阱上方形成，例如如图13中所示。本文描述的高速高功率半导体器件可在IC、模拟IC、RFIC、混合信号IC、专用集成电路（ASIC）、电子器件等上实现。高速高功率半导体器件还可用诸如CMOS、NMOS、PMOS、双极结型晶体管（BJT）、双极-CMOS（BiCMOS）、硅-锗（SiGe）、砷化镓（GaA）、异质双极晶体管（HBT）、高电子迁移率晶体管（HEMT）、SOI等各种IC工艺技术来制造。实现本文所述的高速高功率半导体器件的装置可以是独立的设备或者是更大的设备的一部分。该装置可以是（i）独立IC，（ii）可包括用于存储数据和/或指令的存储器IC的一个或多个IC的集合，（iii）诸如RF接收机（RFR）或RF发射器/接收机（RTR）的RFIC，（iv）诸如移动站调制解调器（MSM）的ASIC，（v）可嵌入在其他设备内的莫开，（vi）接收机、蜂窝电话、无线设备、手持式设备、或移动单元，（vii）等等。在一个或更多个示例性设计中，描述的功能可在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可作为一条或更多条指令或代码存储在计算机可读介质上或在其上传送。计算机可读介质包括计算机存储介质和通信介质两者，包括便于将计算机程序从一处传输到另一处的任何介质。存储介质可以是可被计算机访问的任何可用介质。作为示例而非限制，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或者可用于携带或存储指令或数据结构形式的合需程序代码并可被计算机访问的任何其他介质。任何连接也被正当地称作计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线路（DSL）或诸如红外、无线电和微波等无线技术将软件从网站、服务器或其他远程源传送，则该同轴电缆、光纤电缆、双绞线、DSL或诸如红外、无线电和微波等无线技术也包括在介质的定义中。如本文描述的碟和盘包括压缩盘（CD）、激光盘、光盘、数字通用盘（DVD）、软盘和蓝光盘，其中碟通常磁性地再现数据，而盘用激光来光学地再现数据。上述设备的组合也应当被包括在计算机可读介质的范围内。提供以上对本公开的描述是为了使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种改动对于本领域技术人员将是显而易见的，并且本文中定义的一般原理可被应用于其他变型而不脱离本公开的范围。由此，本公开并非旨在限于本文描述的示例和设计，而是应被授予与本文中公开的原理和新颖性特征一致的最广的范围。