用置换金属栅极工艺形成用于晶体管的无边沿接触体的制作方法
【专利摘要】本发明的实施例提供了形成半导体结构的方法。所述方法包括：在电介质层(201)中形成开口(311)，所述电介质层形成在基板(101)的顶部上，所述开口使所述基板中的晶体管(110)的沟道区域(102)暴露；沉积衬在所述开口内并覆盖所述沟道区域的功函数层(401)；形成覆盖所述功函数层的第一部分(411)的栅极导体(610)，所述功函数层的第一部分位于沟道区域的顶部上；以及去除所述功函数层的第二部分，所述功函数层的第二部分围绕所述功函数层的第一部分，其中，去除所述功函数层的第二部分使所述功函数层的第一部分与所述功函数层的其余部分(412)绝缘。
【专利说明】用置换金属栅极工艺形成用于晶体管的无边沿接触体
[0001]相关申请的交叉引用
[0002]本发明申请要求于2011年3月25日提交的名为“用置换金属栅极工艺形成用于晶体管的无边沿接触体”的美国专利申请S / N:13 / 073，151的优先权，通过引用将其内容全部合并于此。
【技术领域】
[0003]本发明总体上涉及半导体器件制造领域，尤其涉及通过置换金属栅极工艺形成用于晶体管的无边沿接触体的方法。
【背景技术】
[0004]在半导体器件制造领域中，通常米用前端工艺(FEOL,Front End Of Line)技术制造晶体管。高k金属栅极(HKMG)晶体管由于其相对于传统的基于多晶硅的(poly-based)晶体管的卓越性能而得到广泛应用。已经开发出了制造HKMG晶体管的多种工艺，其中包括后栅极置换金属栅极(GL-RMG)工艺，该工艺被认为是最有发展前景的工艺之一。
[0005]通常，在形成晶体管的结构之后，形成导电接触体以连接至晶体管的源极、漏极和/或栅极，以使晶体管是完全可操作的。随着集成电路中器件尺寸持续按比例缩小，用于形成导电接触体的区域(real estate)也变得越来越小。结果，对器件是无边沿的而且通常需要更小区域的接触体进入诸如晶体管的逻辑结构。
[0006]然而，除了一些已经论证的通过非置换金属栅极(non-RMG)工艺制作用于晶体管的无边沿接触体(borderless contact)的可能性之外,在用于非RMG工艺到RMG工艺的集成方法中依然存在技术难题。例如，如本领域所公知的，当应用非RMG方法形成GL-RMG工艺中的无边沿接触体时，特别是在用来打开栅极区域以去除其中的虚拟栅极(du_y gate)的抛光步骤中，邻近栅极形成的间隔体的顶部部分在RMG工艺中不可避免地受到损害。另夕卜，在置换金属栅极工艺中沉积的功函数金属(work function metal),以及金属栅极自身需要被凹陷以避免接触无边沿接触体。
【发明内容】
[0007]本发明的实施例提供了一种形成半导体结构的方法。该方法至少包括以下步骤:提供具有牺牲栅极的晶体管结构，牺牲栅极形成在基板中的沟道区域的顶部上，源极区域和漏极区域邻近牺牲栅极；形成围绕牺牲栅极的电介质层；去除牺牲栅极以在电介质层中产生开口，开口使沟道区域暴露；沉积衬在开口内的功函数层；在功函数层的第一部分的顶部上直接形成栅极导体，功函数层的第一部分位于沟道区域的顶部上；以及去除功函数层的第二部分，去除功函数层的第二部分使功函数层的第一部分与功函数层的其余部分绝缘。
[0008]在一个实施例中，形成栅极导体包括沿开口的侧壁形成间隔体；以及用导电材料填充由间隔体围绕的开口以形成栅极导体。[0009]在另一实施例中，去除功函数层的第二部分包括在形成栅极导体之后去除间隔体；以及蚀刻功函数层的位于间隔体下方的第二部分。
[0010]根据一个实施例，间隔体包括氮化硅(SiN)材料，去除间隔体包括应用热的磷溶液蚀刻间隔体，所述热的磷溶液对栅极导体不产生蚀刻效果或产生小的蚀刻效果。
[0011]在一个实施例中，蚀刻功函数层的第二部分包括应用蚀刻工艺中的定向蚀刻(directional etching)工艺,其中，定向蚀刻工艺降低了邻近开口侧壁的功函数层的高度，而且降低了栅极导体的高度。
[0012]根据一个实施例，功函数层是氮化钛(TiN)层或掺杂有铝(Al)的TiN层，并具有大约Inm至大约5nm范围内的厚度。
[0013]另外，电介质层由第一电介质材料制成，所述方法还包括用第二电介质材料覆盖栅极导体，第二电介质材料填充通过去除功函数层的第二部分和间隔体而形成的空间，第二电介质材料覆盖栅极导体，并使功函数层的第一部分与功函数层的在功函数层第二部分外的其余部分绝缘。
[0014]在一个实施例中，所述方法包括去除功函数层的其余部分，可包括选择性地去除电介质层的第一电介质材料以使功函数层的邻近开口的其余部分暴露；选择性地去除暴露的功函数层；以及沉积新的电介质层以围绕覆盖栅极导体的第二电介质层材料。
[0015]本发明的实施例还提供一种半导体晶体管结构，其至少包括:半导体基板；栅极导体，位于功函数金属层的第一部分的顶部上，功函数金属层的第一部分位于形成在半导体基板内部的晶体管的沟道区域的顶部上；以及电介质材料，围绕栅极导体和功函数金属层的第一部分。
【专利附图】
【附图说明】
[0016]结合附图，通过以下对优选实施例的详细描述，可以更完全地理解和领会本发明，其中:
[0017]图1 (a)和图1 (b)是根据本发明实施例形成具有置换金属栅极和无边沿接触体的晶体管的方法的示意图；
[0018]图2是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图1 (a)所示步骤之后的步骤中的结构截面图的示意图；
[0019]图3是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图2所示步骤之后的步骤中的结构截面图的示意图；
[0020]图4是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图3所示步骤之后的步骤中的结构截面图的示意图；
[0021]图5是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图4所示步骤之后的步骤中的结构截面图的示意图；
[0022]图6是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图5所示步骤之后的步骤中的结构截面图的示意图；
[0023]图7是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图6所示步骤之后的步骤中的结构截面图的示意图；
[0024]图8是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图7所示步骤之后的步骤中的结构截面图的示意图；
[0025]图9是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图8所示步骤之后的步骤中的结构截面图的示意图；
[0026]图10 (a)和10 (b)是根据本发明实施例的形成具有置换金属栅极和无边沿接触体的晶体管的方法在图9所示步骤之后的示意图；
[0027]图11是根据本发明实施例的形成具有无边沿接触体的晶体管的方法的一步骤中的结构截面图的示意图；
[0028]图12是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图11所示步骤之后的步骤中的结构截面图的示意图；
[0029]图13是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图12所示步骤之后的步骤中的结构截面图的示意图；以及
[0030]图14是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图13所示步骤之后的步骤中的结构截面图的示意图。
[0031]可以理解的是，为了说明的简单和清楚，没必要按照比例绘制附图中的元件。例如，为了清楚起见，相对于其他元件放大一些元件的尺寸。
【具体实施方式】
[0032]在下面的详细描述中，阐明了多个特定细节以达到对本发明的多个实施例的全面理解。然而，应当理解的是，在不具备这些特定细节的情况下，也可以实施本发明的实施例。
[0033]为了不混淆对本发明的本质和/或实施例的介绍，在下面的详细描述中，本领域公知的一些工艺步骤和/或操作已为介绍和/或说明目的而结合在一起，并且在某些例子中并没有得到详细说明。在其它例子中，根本就没有描述本领域公知的一些工艺步骤和/或操作。另外，一些众所周知的器件工艺技术也没有被详细说明，在一些例子中，这些众所周知的器件工艺技术可指为清楚描述本发明的本质和/或实施例而参考的其它的出版文献、公开的专利和/或公开的专利申请。应当理解的是，下面的描述的重点可在于本发明的多个实施例的特定特征和/或元件。
[0034]图1(a)和图1(b)是根据本发明实施例的形成具有无边沿接触体的晶体管的方法的一步骤中的结构截面图的示意图。例如，该方法包括在基板101的顶部上形成诸如晶体管110和120的一个或多个晶体管。在图1 (a)和图1 (b)中，晶体管110和120被示为具有抬升式(raised)源极和漏极103，并通过沟道区域102形成在绝缘体上硅(S0I，Silicon-On-1nsulator)基板101的顶部上。然而，本领域技术人员可以理解，本发明的实施例并不局限于上述细节，基板101可以是任何适于在其上形成晶体管的半导体基板，例如，包括体娃基板(bulk silicon substrate)、锗掺杂娃基板、应变娃基板(strainedsilicon substrate)、具有隐埋氧化物(BOX)的基板、直接位于绝缘体上的应变硅(SSDOI)或部分耗尽的绝缘体上硅(PDSOI)基板。也可以采用其他类型的基板。另外，除了图1(a)和图1 (b)示出的抬升式源极和漏极之外，晶体管110和120可以具有其他类型的源极和漏极。换句话说，本发明的实施例不局限于具有抬升式源极和漏极的晶体管的应用。另外，如以下附图所示，可以通过置换金属栅极工艺(RMG, Replacement-Metal-Gate),特别是后栅极(gate-last)置换金属栅极工艺形成晶体管110和120，然而，本发明的实施例还可以应用于通过其他工艺形成的晶体管。[0035]本发明的实施例可开始于图1(a)所示的结构，其中，晶体管110和120最初可形成为包括沟道区域102顶部上的牺牲栅极111和121。牺牲栅极111和121可由抬升式源极和漏极103部分地围绕。在一个实施例中，间隔体可选择性地形成在抬升式源极/漏极区域103的顶部上、邻近牺牲栅极111和121的侧壁。例如，邻近牺牲栅极111的侧壁形成一组间隔体112，邻近牺牲栅极121的侧壁形成另一组间隔体122，如图1(b)所示意地示出。本领域技术人员可以理解，本发明的实施例不限于上述方面，在不偏离本发明精神的情况下，还可以采用图1(a)和图1(b)的变型的其他结构。在下面的描述中，在不失一般性的情况下，假定采用图1(a)所示的结构。
[0036]图2是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图1 (a)所示的步骤之后的步骤中的结构的截面图的示意图。具体来讲，该方法可以包括例如通过沉积在基板101的顶部上形成电介质层201。电介质层201可以被沉积得具有一厚度，使得它具有比牺牲栅极111和121高的高度，从而覆盖牺牲栅极111和121。电介质层201可以由二氧化硅、氮氧化物或其他合适的绝缘材料制成。在沉积后，例如，通过化学机械抛光(CMP)工艺降低电介质层201的高度，以从顶部暴露制备中的牺牲栅极111和121，使得在后续步骤中可以去除牺牲栅极111和121。降低高度工艺可以产生电介质层201的平坦的顶表面210，该顶表面与牺牲栅极111和121的顶表面共面。在CMP工艺中对牺牲栅极111和121的一定程度的过度抛光通常是可以接受的。
[0037]图3是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图2所示步骤之后的步骤中的结构的截面图的示意图。在通过CMP暴露牺牲栅极111和121的顶表面的情况下，可以通过选择性蚀刻工艺去除牺牲栅极111和121。例如，当牺牲栅极111和121由多晶硅制成，而电介质层201由二氧化硅制成时，采用SFf和PHBr / O2的反应离子蚀刻(RIE)工艺可用于仅去除牺牲栅极111和121，而对电介质层201和牺牲栅极111和121下方的沟道区域102的影响最小。作为另一示例，当牺牲栅极111和121由碳制成时，H2和O2灰化工艺(ash process)可用于选择性地去除牺牲栅极111和121。在某一实施例中，栅极111和121下方的栅极电介质层可用作在去除栅极111和121期间的蚀刻终止层(etch-stop layer)。而且,还可以精心设计选择性蚀刻工艺,使由去除栅极111和121所产生的对开口 311和321中的侧壁的腐蚀最小。
[0038]图4是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图3所示步骤之后的步骤中的结构的截面图的示意图。例如，在该步骤期间，诸如金属的功函数材料(work-function material)可以沉积到开口 311和321中以形成共形层401。该步骤的目的是在位于沟道区域102顶部上的栅极电介质层(未示出)的顶部上形成功函数材料层。从而，根据本发明的一个实施例，还可以采用形成非共形层的其他方法，只要形成这种非共形层不会在靠近开口 311和321的顶部的区域产生间距中断(pitch-off)。如果出现间距中断，则间距中断可对在开口 311和321的底部沉积功函数材料造成困难。功函数层401覆盖开口 311和321的底部以及侧壁，还覆盖电介质层201的顶表面。功函数层401可以是金属层或含金属层，该含金属层包括例如由氮化钛(TiN)或掺杂有铝的TiN和/或其他合适的阈值电压调整金属制成的材料。功函数层401可被沉积为具有从Inm至5nm范围内的厚度，功函数层401的合适厚度确保正确地调整晶体管110和120的开关阈值。[0039]图5是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图4所示的步骤之后的步骤中的结构的截面图的示意图。更具体地说，在该步骤，侧壁间隔体511和521可形成在开口 311和321的侧壁，邻近功函数层401。例如，通过首先沉积覆盖功函数层401的大体共形的电介质层，以及随后执行定向蚀刻以去除沉积的电介质层的大部分，只保留开口 311的侧壁处的间隔体511以及开口 321的侧壁处的间隔体521，可以形成侧壁间隔体511和521。在覆盖开口 311和321的底部的功函数层401的顶部上，侧壁间隔体511和521形成为具有足够的宽度，该宽度在约3nm至约IOnm之间，使得在功函数层401的位于间隔体511和521下方的部分被去除时(如下面参照图8所更详细描述的)，功函数层401的底部中心部分可以适当地与功函数层401的其余部分隔离。换句话说，功函数层401的底部中心部分可以是充分电绝缘的。
[0040]图6是根据本发明实施例的形成具有无边沿接触的的晶体管的方法在图5所示步骤之后的步骤中的结构的截面图的示意图。例如，在该步骤中，适合作为栅极导体的材料可以沉积进入开口 311和321，开口 311和321的侧壁现在由间隔体511和521覆盖。例如，适合的栅极导体材料可以包括Al、Cu或W，其可通过化学气相沉积(CVD)工艺沉积。在替代实施例中，栅极导体材料可以被电镀进入开口 311和321。在本领域公知的适当温度、压力以及足够的持续时间下执行沉积，使得栅极导体材料覆盖整个开口 311和321以及功函数层401的顶表面。沉积之后，可以执行CMP工艺以去除额外的栅极导体材料，包括去除功函数层401的位于电介质层201的顶表面210上的部分，并至少去除侧壁间隔体511和521的顶部部分。该CMP工艺形成晶体管110和120的栅极导体610和620，产生电介质层201的顶表面601，并使侧壁间隔体511和521的顶表面512和522暴露。
[0041]图7是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图6所示步骤之后的步骤中的结构的截面图的示意图。更具体地说，在该步骤中，可以采用例如湿法蚀刻工艺通过暴露的顶表面512和522去除侧壁间隔体511和521。换句话说，在栅极导体610 (或620)与开口 311 (或321)的侧壁之间，侧壁间隔体511和521被去除或被拉出。在一个实施例中，热的磷溶液可以用于去除由氮化硅(SiN)制成的间隔体511和521。热的磷溶液对SiN材料是有选择性的，对栅极导体610和620的材料以及衬在开口 311和321内的功函数材料401不产生蚀刻效果或者产生小的蚀刻效果。在另一个实施例中，间隔体511和521可以由氧化物制成，可以采用HF工艺来去除间隔体511和521。相应的去除工艺可以用于其他类型的间隔体材料。去除侧壁间隔体511和521产生了开口 712和722，开口712和722暴露了覆盖开口 311和321的底表面的、功函数层401的至少一部分。
[0042]图8是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图7所示步骤之后的步骤中的结构的截面图的示意图。更具体地说，本发明的实施例包括应用定向或各向异性蚀刻工艺来去除直接位于晶体管Iio和120的沟道区域102的顶部上的、功函数层401的至少一些。在一个实施例中，各向异性蚀刻工艺去除功函数层401的一部分，该功函数层401的一部分未被栅极导体610和620覆盖但邻近由栅极导体610和620覆盖的部分，使功函数层401的中心功能部分411和421 (由栅极导体610和620覆盖)分别与功函数层401的其余部分412和422电绝缘。例如，功函数层411和421可以分别通过开口 811和821与功函数层412和422绝缘，开口 811和821通过去除间隔体511和521以及位于间隔体下方的功函数层而产生。在另一个实施例中，可以应用各向同性蚀刻工艺来去除功函数层401的除位于栅极导体610和620下方的部分411和421之外的其余部分。该各向同性蚀刻可选择性地对栅极导体610和620不产生蚀刻效果或产生小的蚀刻效果。
[0043]上述蚀刻工艺在产生位于栅极导体610和620下方的绝缘的功函数层411和421时，可导致保留在开口 311和321的侧壁处的功函数层412和422的高度的降低，如图8所示意地示出。取决于选择性去除功函数层中所用的选择性蚀刻剂，栅极导体610和620的高度在一定程度上也可以降低。
[0044]图9是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图8所示步骤之后的步骤中的结构的截面图的示意图。在该步骤中，电介质材料911可沉积进入开口811和821，导致栅极导体610和620以及栅极导体下方的功函数层411和421分别与衬在开口 311和321的侧壁上的功函数层412和422绝缘。沉积之后，例如通过CMP工艺可以去除额外的电介质材料911，以产生平坦的顶表面901。如图9所示，栅极导体610和620可由电介质材料911围绕。电介质材料911可以是例如SiN或其他合适的绝缘材料。
[0045]CMP工艺产生顶表面901而不暴露栅极导体610和620，该栅极导体610和620继续由电介质材料911覆盖，如图9所示。在一个实施例中，向下执行CMP工艺直至暴露电介质层201,顶表面901与顶表面601是同一表面。在另一个实施例中，CMP工艺可以抛光超出顶表面601并向下至位置B-B’，以进一步地暴露栅极导体610和620，在该情况下，栅极导体610和620可以用作蚀刻终止层。在又一个实施例中，CMP工艺可以向下抛光至位置C-C’以暴露栅极导体610和620以及功函数层412和422的顶部。本领域技术人员从上面的描述中可以了解的是，在不偏离本发明精神的情况下，其他变型也是可能的。
[0046]图10(a)和10(b)是根据本发明实施例的、在图9所示步骤之后的形成用于晶体管的无边沿接触体的步骤中的结构的截面图的示意图。在用电介质材料911覆盖栅极导体610和620之后，可选择性地在电介质材料911的顶部上沉积另一个电介质层1001。可以执行可选的电介质层1001的沉积，以确保在晶体管110和120上的全部电介质材料有足够的厚度，其中形成导电接触体。
[0047]例如，在图10(a)中，通过蚀刻-沉积工艺形成导电接触体1011和1021，以接触晶体管110和120的源极和/或漏极。根据本发明的一个实施例，由于栅极的形成开口 311和321的侧壁处的功函数层412和422与栅极导体610和620下方的功函数层411和421绝缘，即使导电接触体1011和1021形成为与功函数层412和422接触，仍可以避免栅极导体610和源极/漏极接触体1011之间的短路或栅极导体620与源极/漏极接触体1021之间的短路。图10(b)是另一个例子，其中，功函数层412和422具有比栅极导体高的高度，导致与导电接触体1012和1022直接接触。不过，由于栅极导体610和620下方的功函数层411和421与侧壁处的功函数层412和422绝缘，这种接触与短路无关。
[0048]图11是根据本发明实施例的形成具有无边沿接触体的晶体管的方法的一步骤中的结构的截面图的示意图。在该实施例中，假定晶体管130和140包括形成在基板1101中、邻近各自的沟道区域的源极/漏极区域1102，而不像图1 (a)中所示的晶体管110和120那样具有抬升式源极/漏极。大部分通过与图2至图9所示的步骤类似的步骤，形成晶体管130和140。例如，晶体管140可以具有栅极导体1112，其通过栅极电介质层而形成在位于晶体管140的沟道区域顶部上的功函数层或功函数金属1111的顶部上。根据一个实施例，功函数金属1111可以通过电介质材料1113与功函数层或金属1114的其余部分隔离和/或绝缘。与晶体管120相似，通过置换金属栅极工艺形成由电介质层1201围绕的晶体管140的栅极结构。
[0049]图12是根据本发明实施例的形成具有无边沿接触体的晶体管的方法在图11所示步骤之后的步骤中的结构的截面图的示意图。更具体地说，在该步骤中，可以去除围绕晶体管130和140的栅极结构的电介质层1201，从而暴露最初沿电介质层1201中的开口的侧壁形成的功函数金属1114。根据一个实施例，在去除电介质层1201后，功函数金属1114例如可通过选择性蚀刻工艺而被剥离，如图13所示意地示出。围绕栅极金属1112但不提供功函数金属的功能性的功函数金属1114的去除减小晶体管130和140的寄生电容，从而改善晶体管的速度和性能。随后，通过例如围绕晶体管130和140的栅极结构的沉积，可以形成新的电介质材料层1301。新的电介质层可以被制成为具有与晶体管130和140的栅极结构的高度相同的厚度，如图13所示的电介质层1301，或者比图14所示的电介质层1401厚，这取决于在电介质层内部形成导电接触体的需要。例如，如图14所示，导电接触体1411和1421可以形成在与晶体管130和140的源极和/或漏极区域接触的电介质层1401内。没有与导电接触体1411和1421可能形成接触的功函数金属，消除了源极/漏极与栅极导体1112下的功函数金属1111短路的可能性。
[0050]虽然在此图示和描述了本发明的一些特征，但是本领域普通技术人员仍可以想到变型、替换、变体及等同物。因此，应当理解的是，所附权利要求意在覆盖落在本发明精神内的所有变型和变体。
【权利要求】
1.一种方法，包括: 在电介质层(201)中形成开口(311)，所述电介质层形成在基板(101)的顶部上，所述开口使所述基板中的晶体管(110)的沟道区域(102)暴露； 沉积功函数层(401)，所述功函数层衬在所述开口内并覆盖所述沟道区域； 形成栅极导体￠10)，所述栅极导体覆盖所述功函数层的第一部分(411)，所述功函数层的所述第一部分在所述沟道区域的顶部上；以及 去除所述功函数层的第二部分，所述功函数层的所述第二部分围绕所述功函数层的所述第一部分， 其中所述去除所述功函数层的所述第二部分使所述功函数层的所述第一部分与所述功函数层的其余部分(412)绝缘。
2.根据权利要求1所述的方法，其中，形成所述栅极导体包括: 沿所述开口的侧壁形成侧壁间隔体(511)； 用导体材料填充由所述侧壁间隔体围绕的所述开口，以形成所述栅极导体；以及应用化学机械抛光(CMP)工艺以去除所述导电材料的在所述电介质层顶部上的额外部分。
3.根据权利要求2所述的方法，其中，去除所述功函数层的所述第二部分包括: 应用所述CMP工艺将所述导电材料向下抛光至使所述侧壁间隔体的顶部部分暴露； 去除通过所述CMP工艺而暴露的`所述侧壁间隔体；以及 蚀刻所述功函数层的所述第二部分，所述第二部分通过所述去除所述侧壁间隔体而暴露。
4.根据权利要求3所述的方法，其中，所述侧壁间隔体由氮化硅(SiN)制成，其中，所述去除所述侧壁间隔体包括应用热的磷溶液蚀刻所述侧壁间隔体，所述热的磷溶液对所述栅极导体不产生蚀刻效果或产生很小的蚀刻效果。
5.根据权利要求3所述的方法，其中，蚀刻所述功函数层的所述第二部分包括在所述蚀刻中应用定向蚀刻，其中，所述定向蚀刻工艺降低邻近所述开口的所述侧壁的所述功函数层的高度。
6.根据权利要求1所述的方法，其中，所述功函数层是氮化钛(TiN)层或掺杂有Al的TiN层，并具有大约Inm至大约5nm范围内的厚度。
7.根据权利要求1所述的方法，其中，所述电介质层具有第一电介质材料，该方法还包括用第二电介质材料(911)覆盖所述栅极导体，所述第二电介质材料填充通过所述去除所述功函数层的所述第二部分和所述侧壁间隔体产生的空间，所述第二电介质材料使所述功函数层的所述第一部分与所述功函数层的在所述功函数层的所述第二部分之外的其余部分绝缘。
8.根据权利要求7所述的方法，还包括: 去除所述电介质层的所述第一电介质材料； 去除所述功函数层的所述其余部分；以及 形成围绕所述第二电介质材料的新的电介质层(1301)，以置换所述第一电介质材料和所述功函数层的所述其余部分。
9.根据权利要求8所述的方法，还包括在所述新的电介质层中形成一个或多个导电接触体(1411、1421)，所述一个或多个导电接触体与所述晶体管的源极/漏极接触。
10.根据权利要求1所述的方法，还包括在所述电介质层中形成一个或多个导电接触体(1011、1021、1012、1022)，所述一个或多个导电接触体与所述晶体管的抬升式源极/漏极接触。
11.一种方法，包括: 提供具有牺牲栅极(111、121)的晶体管结构，所述牺牲栅极形成在基板(101)中的沟道区域(102)的顶部上，源极和漏极区域(103)邻近所述牺牲栅极； 形成围绕所述牺牲栅极的电介质层(201)； 去除所述牺牲栅极以在所述电介质层中产生开口(311、321)，所述开口使所述沟道区域暴露； 沉积衬在所述开口内的功函数层(401)； 在所述功函数层的 第一部分(411)的顶部上直接形成栅极导体出10、620)，所述功函数层的所述第一部分在所述沟道区域的顶部上；以及 去除所述功函数层的所述第二部分，所述去除所述功函数层的所述第二部分使所述功函数层的所述第一部分与所述功函数层的其余部分(412)绝缘。
12.根据权利要求11所述的方法，其中，形成所述栅极导体包括: 沿所述开口的侧壁形成间隔体(511、521);以及 用导电材料(610、620)填充由所述间隔体围绕的所述开口，以形成所述栅极导体。
13.根据权利要求12所述的方法，其中，去除所述功函数层的所述第二部分包括: 在形成所述栅极导体之后，去除所述间隔体；以及 蚀刻所述功函数层的位于所述间隔体下方的所述第二部分。
14.根据权利要求13所述的方法，其中，所述间隔体包括氮化硅(SiN)材料，去除所述间隔体包括应用热的磷溶液蚀刻所述间隔体，所述热的磷溶液对所述栅极导体不产生蚀刻效果或产生小的蚀刻效果。
15.根据权利要求13所述的方法，其中，蚀刻所述功函数层的所述第二部分包括在所述蚀刻中应用定向蚀刻工艺，其中所述定向蚀刻工艺降低邻近所述开口的所述侧壁的所述功函数层的高度，并且降低所述栅极导体的高度。
16.根据权利要求11所述的方法，其中，所述功函数层是氮化钛(TiN)层或者掺杂有Al的TiN层，并具有在大约Inm至大约5nm范围内的厚度。
17.根据权利要求11所述的方法，其中，所述电介质层具有第一电介质材料，该方法还包括用第二电介质材料(911)覆盖所述栅极导体，所述第二电介质材料填充通过所述去除所述功函数层的所述第二部分和所述间隔体产生的空间，所述第二电介质材料覆盖所述栅极导体并使所述功函数层的所述第一部分与所述功函数层的在所述功函数层的所述第二部分之外的其余部分绝缘。
18.根据权利要求17所述的方法，还包括去除所述功函数层的所述其余部分。
19.根据权利要求18所述的方法，其中，去除所述功函数层的所述其余部分包括: 选择性地去除所述电介质层的所述第一电介质材料，以使所述功函数层的邻近所述开口的所述其余部分暴露； 选择性地去除所述暴露的功函数层；以及沉积新的电介质层，以围绕覆盖所述栅极导体的所述第二电介质材料。
20.根据权利要求18所述的方法，还包括在所述新的电介质层中形成一个或多个导电接触体(1411、1421)，所述一个或多个导电接触体与所述晶体管的至少一个源极/漏极区域接触。
21.根据权利要求11所述的方法，还包括在所述电介质层内形成一个或多个导电接触体(1011、1021、1012、1022)，所述一个或多个导电接触体与所述晶体管的至少一个抬升式源极/漏极区域接触。
22.—种半导体晶体管结构，包括: 半导体基板(101)； 栅极导体(610、620)，在功函数金属层(401)的第一部分(411)的顶部上，所述功函数金属层的所述第一部分在形成在所述半导体基板中的晶体管(110、120)的沟道区域(102)的顶部上；以及 电介质材料(911)，围绕所述栅极导体和所述功函数金属层的所述第一部分。
23.根据权利要求22所述的半导体结构，还包括所述功函数金属层的第二部分(422)，所述第二部分围绕所述电介质材料并与所述功函数金属层的所述第一部分绝缘。
24.根据权利要求2 3所述的半导体结构，还包括所述晶体管的抬升式源极和漏极区域(103)，所述抬升式源极和漏极区域邻近所述功函数金属层的所述第二部分并在所述半导体基板的顶部上。
25.根据权利要求24所述的半导体结构，还包括与所述晶体管的所述抬升式源极或漏极接触的至少一个导电接触体(1011、1012、1021、1022)，其中，所述至少一个导电接触体形成为邻近所述电介质材料并与所述功函数金属层的所述第二部分接触，但与所述功函数金属层的所述第一部分绝缘。
【文档编号】H01L29/78GK103460358SQ201280015650
【公开日】2013年12月18日 申请日期:2012年1月30日 优先权日:2011年3月28日
【发明者】S.波诺思, D.V.霍拉克, C.W.科伯格三世, 杨智超 申请人:国际商业机器公司