凹陷终端结构和带有凹陷终端结构的电子器件的制备方法【专利摘要】一种电子器件，包括漂移区，肖特基接触，位于所述漂移区的表面上；以及边缘终端结构，位于所述漂移区内与所述肖特基接触相邻。边缘终端结构包括凹陷区，所述凹陷区从所述漂移区的表面凹陷距离d，距离d可以为约0.5微米。【专利说明】凹陷终端结构和带有凹陷终端结构的电子器件的制备方法【
技术领域：
】[0001]本发明涉及微电子器件，更具体的，涉及微电子器件的边缘终端。【
背景技术：
】[0002]高压碳化硅(SiC)器件能够处理高压，并且可以处理尽高达约100安培或者更大的电流，这取决于有源面积的大小。高压SiC器件有许多重要的应用，尤其是在功率调节、分配和控制领域。[0003]传统的功率器件结构具有η型SiC衬底，在其上面形成有作为漂移区的η型外延层。这样的器件典型地包括在η层上的P-N结和/或肖特基结，这种结作为主结用于阻挡反向偏压方向的电压以及在正向偏压方向上提供电流。由离子注入典型地形成的P型结型终端扩展(JTE)区可以包围在主结周围。用于形成JTE的注入可以是铝，硼或者其他的适当的P型掺杂剂。JTE区的目的是减少或防止电场在边缘的聚集，并且减少或防止耗尽区与器件表面的相互影响。表面效应可以引起耗尽区扩展不均，这会对器件的击穿电压产生不利影响。其他的终端技术包括保护环和浮置场环，其可能更强烈地受到表面效应的影响。也可以由η型掺杂剂(如氮或磷)的注入而形成沟道截断区，以防止/减少耗尽区扩展到器件边缘。[0004]除了结型终端扩展(JTE)，多浮置保护环(MFGR)和场电极(FP)是在高压碳化硅器件中常用的终端方案。另一种传统的边缘终端技术是台阶边缘终端。[0005]对于器件的边缘终端来说，场电极技术也是传统的技术，而且可以是成本效益好的。在传统的场电极器件中，金属场电极下面的氧化层支持高场强。这一技术在半导体中的最高场强相对较低的硅器件中表现良好。然而，在SiC器件里，阻挡状态的电场可能是非常高的(~2MV/cm)，它乘以一个氧化物-半导体界面处的因子2.5。这导致了非常高的氧化物场，并且可能造成长期的可靠性问题。因此，场电极终端可能不适合用于SiC器件。[0006]为了减少JTE对注入剂量变化的敏感度，除了JTE，已经提出利用多浮置保护环技术。Kinoshita等人在“GuardRingAssistedRESURF:ANewTerminationStructureProvidingStableandHighBreakdownVoltageforSiCPowerDevices，，,Tech.DigestofISPSD‘02，pp.253-256，Kinoshita等人中报道了这一降低对注入剂量变化敏感度的技术。然而，对于终端的利用面积却增加到几乎是单独JTE面积的三倍，这是因为保护环被增加到JTE的内部边缘和JTE的外部。[0007]传统的JTE终端肖特基二极管如图1所示。如图，肖特基二极管10包含η+衬底14上的η型漂移层12。图1示出了肖特基二极管结构的半边，这一结构可以包含镜像位置(没有示出)。阳极肖特基接触23在漂移层12上，而阴极接触25在η+衬底14上。在η型漂移层12内与肖特基接触23相邻的位置提供有结型终端扩展(JTE)区20，它包括多个JTE区域20Α，20Β,20C。JTE区20Α，20Β,20C是ρ型区域，可以具有距离肖特基结向外逐步减少的电荷水平。尽管只示出三个1^区域2(^，2(?，20(:，但是可以提供更多或更少的1^区域。[0008]JTE区域20A，20B，20C可以由连续的离子注入η型漂移层12形成。然而，这样的离子注入可能需要多个掩模和注入步骤，增加了产品的复杂性和成本。随着JTE区域的增力口，这可能会进一步加剧。再者，利用这一方法形成的逐步掺杂梯度可能不会得到理想的终端。[0009]Singh等人在“PlanarTerminationin4H_SiCSchottkyDiodesWithLowLeakageAndHighYields”，ISPSD，97,pp.157-160中描述了SiC肖特基二极管的其他传统终端。对于SiC肖特基势鱼二极管，Ueno等在“TheGuard-RingTerminationforHigh-VoltageSiCSchottkyBarrierDiodes，，，IEEEElectronDeviceLetters,Vol.16,No,7,July,1995，pp.331-332中描述了p型外延保护环终端。此外，公开的PCT申请N0.W097/08754题为“SiCSemiconductorDeviceComprisingAPNJunctionWithAVoltageAbsorbingEdge”描述了其他的终端技术。[0010]美国专利N0.7，026，650公开了另一类型的结型终端，该专利被转让于本发明的受让人，其公开内容通过引用合并于此。[0011]带有保护环终端的结型势垒肖特基(JBS)二极管如图2和3所示。图2是带有保护环边缘终端的结型势垒肖特基二极管30的横截面示意图，而图3是没有肖特基接触的结型势垒肖特基二极管30的平面图。但应理解，JBS二极管的结构与合并的P-N结肖特基(MPS)二极管是相似的，尽管器件的运行在正向导电模式下略有不同。这里JBS二极管结构的说明也考虑涉及相似的MPS结构。[0012]器件30包含碳化娃衬底14。衬底可以由第一导电类型的掺杂剂掺杂,并且可以有多型2H,4H,6H,3C和/或15R。[0013]器件30包含第一导电类型的轻掺杂漂移层12。肖特基接触34与漂移层12形成肖特基势垒结。阴极接触46在η型衬底14上。[0014]保护环位于肖特基接触34和漂移层12之间与肖特基结相邻，在漂移层12的表面处并且延伸到漂移层12表面以下。保护环结构包括在器件的有源区域(例如包含肖特基结的区域)周围形成同心环的具有第二导电类型的多个保护环38。例如，保护环38可以由离子注入形成。在2006年4月11日授予的美国专利N0.7，026，650题为“MultipleFloatingGuardRingEdgeTerminationforSiliconCarbideDevices”和在2006年6月8日公开的美国公开N0.2006/0118792题为“EdgeTerminationStructuresForSiliconCarbideDevicesAndMethodsOfFabricatingSiliconCarbideDevicesIncorporatingSame，，详细描述了保护环的形成，这些均被转让于本发明的受让人，其内容通过引用合并于此。[0015]在漂移层12表面处的各保护环38之间，本结构还包括具有第二导电类型的轻掺杂区域36。轻掺杂区域36可以扩展到最外圈保护环38的外面，并且在漂移层12中被形成到比保护环扩展深度要浅的深度。在一些实施例中，所述轻掺杂区域36可以提供所讨论的表面电荷补偿区域，例如前面引用的美国专利N0.7，026，650和美国公开N0.2006/0118792。在其他实施例中，轻掺杂区域可以在漂移区的表面处提供减小的表面场(RESURF)区域，例如在美国专利N0.7，026,650和美国公开N0.2006/0118792中所讨论的。轻掺杂区域36可以在相邻保护环38之间完全或不完全扩展。再者，轻掺杂区域36可以比保护环38扩展进入漂移层12更深或更浅。[0016]器件30在漂移层12与衬底14相对的表面处进一步包含具有第二导电类型的多个结势垒区42。结势垒区42也可以由离子注入形成。在一些实施例中，所述结势垒区42可以具有如美国公开N0.2006/0255423中所示的结构，该公开被转让于本发明的受让人，其公开内容通过引用合并于此。[0017]肖特基二极管也可以具有如美国公开N0.2009/0289262,美国公开N0.2008/0029838,美国专利N0.7，728，402和/或美国公开N0.2009/0289262所示的结构，这些均被转让于本发明的受让人，其公开内容通过引用合并于此。[0018]肖特基接触34与结势垒区42接触。当对器件加反向偏压时，在结势垒区42和漂移层12之间的p-n结处产生耗尽区来承受反向偏压，从而保护肖特基结。[0019]半导体功率器件设计成阻挡(在反向阻挡状态)或通过(在正向运行状态)大级别的电压和/或电流。例如，在反向阻挡状态，半导体功率器件可以设计成承受几百到几千伏的电势。然而，在高反向电压时，半导体功率器件可以开始让一些电流流过器件。这些被称为“漏电流”的电流可以是非常不期望的。如果反向电压增加到超过器件的设计的电压阻挡能力，则漏电流就可能开始流动，所述电压阻挡能力典型地是漂移层掺杂和厚度的函数。然而，漏电流可能由于其他原因发生，例如器件的边缘终端和/或主结发生故障。[0020]发明概述[0021]根据一些实施例，电子器件包括漂移区，肖特基接触，位于所述漂移区的表面上，边缘终端，位于所述漂移区内与所述肖特基接触相邻。所述边缘终端包括凹陷区和所述凹陷区内的边缘终端结构，所述凹陷区从所述漂移区的表面凹陷距离d。[0022]所述电子器件可以进一步包括多个掺杂区，所述掺杂区位于所述漂移区的表面处且与所述肖特基接触相接触，其中所述漂移区具有第一导电类型而所述多个掺杂区具有与第一导电类型相反的第二导电类型。所述距离d可以为约0.2微米至约I微米。在一些实施例中，所述距离d可以为约0.4微米至约0.8微米，同时在一些实施例中，所述距离d可以为约0.5微米。[0023]所述边缘终端结构可以包括位于所述凹陷区的表面处的保护环。所述边缘终端结构可以进一步包括所述凹陷区的表面处的轻掺杂区，其中所述轻掺杂区和所述保护环终端结构具有与所述漂移区的第一导电类型相反的第二导电类型。[0024]所述电子器件可以进一步包括侧墙，所述侧墙在所述漂移区内位于所述有源区域和所述凹陷区之间，其中所述保护环可以位于所述侧墙基底处与所述肖特基接触相邻。[0025]所述距离d可以大于所述结型势垒肖特基区从所述漂移区表面进入所述漂移区的深度。[0026]漂移区可以包括碳化硅。在特定实施例中，漂移区可以包括具有多型2H，4H,6H,3C和/或15R的碳化硅。[0027]根据一些实施例，具有超过780mJ/cm2的额定雪崩，其中额定雪崩被定义为VbkXIkXtpulsyS片面积，其中VBR是所述器件的击穿电压，Ik是所述器件的额定反向电流，tpulse是造成器件故障的电流脉冲的最小持续时间。在一些实施例中，额定雪崩可以大于1000mJ/cm2。在进一步的实施例中,额定雪崩可以大于1200mJ/cm2。在又进一步的实施例中，额定雪崩可以大于1500mJ/cm2。[0028]根据一些实施例，电子器件具有具有比理论雪崩击穿电压小小于100V的漏电压，其中所述漏电压被定义为造成至少ΙΟΟμΑ/cm2漏电流的所述器件上的反向电压。在一些实施例中，电子器件可以具有比所述器件的理论雪崩击穿电压小小于25V的漏电压。[0029]根据一些实施例，电子器件包括漂移区，具有第一导电类型；有源区域，包括在所述漂移区表面处的第一区域，所述第一区域具有与第一导电类型相反的第二导电类型，其中当所述电子器件被反向偏压时，在所述有源区域与所述第一区域之间的P-n结被配置为承受电压；以及边缘终端，所述边缘终端位于所述漂移区内与所述有源区域相邻，其中所述边缘终端包括凹陷区和在所述凹陷区内的边缘终端结构，所述凹陷区从所述漂移区表面凹陷距离d。所述边缘终端结构可以包括保护环。[0030]所述边缘终端结构可以包括所述凹陷区的表面处的轻掺杂区，其中所述轻掺杂区和所述保护环具有与所述漂移区的第一导电类型相反的第二导电类型。[0031]所述电子器件可以具有比所述器件的理论雪崩击穿电压小小于25V的漏电压。[0032]所述电子器件可以包括MOSFET和多个掺杂区，掺杂区可以包括定义为器件单元的阱。[0033]所述电子器件可以包括肖特基二极管，并且其中多个掺杂区可以包括结型势垒区域，所述结型势垒区被配置为当所述器件加有反向偏压时承受电压。[0034]根据一些实施例，肖特基二极管包括碳化硅漂移区；肖特基接触，位于所述碳化硅漂移区上；以及边缘终端结构，位于所述碳化硅漂移区内。其中所述边缘终端结构被配置为当器件上加有反向偏压时，在肖特基接触的反向击穿之前经受雪崩击穿。[0035]根据一些实施例，形成半导体器件的方法包括提供半导体层；提供位于所述半导体层内的凹陷区，所述凹陷区在所述半导体层内限定了台阶，所述台阶包括水平的台阶表面，所述台阶表面垂直偏离于所述凹陷区的基底；提供所述凹陷区内的结型终端结构；并且提供所述台阶表面上的金属接触。[0036]提供结型终端结构包括向所述半导体层的凹陷区中注入掺杂剂离子以在所述半导体层的凹陷区的表面处形成轻掺杂区。[0037]提供结型终端结构可以包括形成在所述半导体层的凹陷区内的保护环，其中所述保护环具有比所述轻掺杂区的掺杂剂浓度高的掺杂剂浓度。[0038]所述方法可以进一步包括在所述台阶表面上提供金属接触之前在所述漂移层内与所述台阶表面相邻处提供多个结型势垒区。[0039]所述台阶基底与所述台阶表面垂直间隔约0.5微米的距离。【专利附图】【附图说明】[0040]图1示出了带有传统的结型终端扩展(JTE)终端的SiC肖特基二极管。[0041]图2是包括保护环边缘终端的结型势垒肖特基二极管的横截面图。[0042]图3是没有肖特基接触的图2的结型势垒肖特基二极管的平面图。[0043]图4是典型的肖特基二极管的反向电流相对反向电压的示例图。[0044]图5A和5B是依据一些实施例的包含凹陷保护环边缘终端的结型势垒肖特基二极管的横截面图。[0045]图6是依据一些实施例的肖特基二极管的反向电流相对反向电压的示例图。[0046]图7是传统的结型势垒肖特基二极管展示的在肖特基金属边缘周围的反向击穿的热影像图。[0047]图8是根据一些实施例展示的大体均匀的反向泄漏的结型势垒肖特基二极管的热影像图。[0048]图9是根据一些实施例展示的大体均匀的雪崩击穿的结型势垒肖特基二极管的热影像图。[0049]图10-12示出了根据一些实施例的结型势垒肖特基二极管的形成。[0050]图13是根据一些实施例的包含凹陷边缘终端区的功率MOSFET的平面图。[0051]图14A是根据一些实施例的包含凹陷边缘终端区的功率MOSFET的局部细节图。[0052]图14B是根据一些实施例的包含凹陷边缘终端区的功率MOSFET的沿着图14A的线A-A’截取的局部横截面图。[0053]图15A是根据进一步的实施例的包含凹陷边缘终端区的功率MOSFET的局部细节图。[0054]图15B是根据进一步的实施例的包含凹陷边缘终端区的功率MOSFET的沿着图15A的线B-B’截取的局部横截面图。[0055]具体说明[0056]下面将参照附图更全面地描述本发明的实施例，在附图中示出了本发明的实施例。然而，本发明可以在许多不同的方式中实施并且不应被解释为限于这里阐述的实施例。相反地，这些实施例被提供以使得本公开内容将是详尽的和完整的，并且将向本领域的技术人员全面地传达本发明的范围。相同的附图标记通篇表示相同的元件。[0057]下面更加详尽的描述，本发明的实施例可以为半导体器件提供改进的边缘终端，例如肖特基二极管，结型势垒肖特基(JBS)二极管，合并P-N肖特基(MPS)二极管，MOSFET，绝缘栅双极型器件(IGBT)，M0S控制晶闸管，以及其他这样的半导体器件。本发明的特定实施例为碳化硅(SiC)器件提供边缘终端结构。例如，对于SiC肖特基二极管，JBS二极管，MPS二极管，MPS二极管，MOSFET，IGBTjMOS控制晶闸管以及其他这样的SiC器件，本发明的实施例可以用作边缘终端。[0058]对于JBS肖特基二极管的示例性漏电流特性如图4所示。具体的，图4是对于典型的肖特基二极管反向漏电流丨^相对反向电压(Vk)的示例性曲线52。在图4中的曲线中，反向漏电流Ik随着反向电压的增加而增加。在反向漏电流达到预定值I。时的反向电压被定义为器件的额定击穿电压。[0059]当二极管上的反向电压增加到临界值即理论雪崩击穿点(Vav)时，逐渐增加的电场开始在半导体器件自身内部离子化原子，导致雪崩击穿。当雪崩击穿发生时，反向电流急剧增加。在曲线54中示出的示例性曲线显示了由于雪崩击穿而造成的反向电流特性。[0060]在一些应用中，在过量的反向电流或电压加到器件上的情况下，对于器件期望的设计是幸免于雪崩击穿。为了器件能够幸免于雪崩击穿，期望的是雪崩击穿以均匀的方式发生，而不是在器件的局域区域。假如击穿发生在局域区中，通过器件的电流可能变得高度不均匀，造成“热点”的形成，“热点”能使器件过热而毁坏器件。[0061]雪崩击穿特性是期望的，以使得器件能够在接近它的最大电场时运行。对于器件还期望具有尽可能低的漏电流和尽可能高的额定击穿电压(Vbk)。一些实施例提供了具有低的漏电流和/或更均匀的雪崩击穿特性的高功率器件。[0062]传统功率半导体器件的有源区域可以在电压小于器件的设计击穿电压时开始击穿并且允许漏电流流动。在JBS器件中，漏电流也可以在器件的高场区域开始流动，例如图3中的JBS区域42的末端42’附近，和/或最接近器件边缘的肖特基接触的外区域内，这些地方可能经受高电场。[0063]根据一些实施例的带有凹陷保护环终端的结型势垒肖特基(JBS)二极管如图5A和5B所示，图5A和5B分别是根据一些实施例的结型势垒肖特基二极管100和结型势垒肖特基二极管100’的横截面示意图。[0064]参照图5A，器件100包括衬底114。所述衬底可以是由具有第一导电类型的掺杂剂掺杂的碳化娃，并且可以有多型2!1，银6!1，3(:和/或151?。在一些实施例中，衬底114可以包括硅，III族氮化物，如氮化镓和它的合成物，III族砷化物，如砷化镓和它的合成物，金刚石，或任何其他类型的半导体材料。[0065]所述器件100包括具有第一导电类型的轻掺杂漂移层112。肖特基接触132与漂移层112形成肖特基势垒结。阴极接触146在η型衬底114上。[0066]所述器件100进一步包括在漂移层112表面在肖特基接触132以下的具有第二导电类型的多个结型势垒区142。所述结型势垒区142也可以由离子注入形成。在一些实施例中，所述结型势垒区142可以具有如美国公开N0.2006/0255423所示的结构，其公开内容通过引用合并于此。[0067]肖特基二极管也可以具有如美国公开N0.2009/0289262,美国公开N0.2008/0029838;和/或美国专利N0.7，728，402所示的结构，其公开内容通过引用合并于此。[0068]肖特基接触132与结型势垒区142接触。当在器件上加反向偏压时，在所述结型势垒区142和漂移层112之间的p-n结处产生的耗尽区承受偏压，从而保护肖特基结。[0069]凹陷边缘终端结构150被`提供在漂移层112的表面上，与有源区155相邻，所述有源区155包括在肖特基接触132与漂移层112之间的肖特基结。所述边缘终端150也可以包括凹陷保护环结构，所述凹陷保护环结构在漂移层112的凹陷区148内形成，与肖特基结相邻。例如，凹陷区148可以由选择性刻蚀漂移层形成。刻蚀碳化硅的技术在本领域中是众所周知的。在一些实施例中，凹陷边缘终端结构可以包括其他类型的终端结构，如结型终端扩展(JTE)边缘终端结构。相应地，可以理解本发明的实施例并不限于保护环终端结构。[0070]凹陷区148可以从漂移层112的顶表面112A凹陷距离d，d可以约为0.2微米至I微米。在一些实施例中，凹陷区148可以从顶表面112A凹陷可以约为0.3微米至I微米的距离d。在一些实施例中，所述凹陷区148可以从顶表面112A凹陷可以约为0.4微米至0.8微米的距离d。在一些实施例中，所述凹陷区148可以从顶部表面112A凹陷可以约为0.5微米的距离d。[0071]所述漂移层112的凹陷区148可以具有基于所用保护环数量的宽度W。在一些实施例中，所述漂移层112的凹陷部分150可以具有约15微米至约1000微米的宽度W。[0072]凹陷保护环结构150包括在器件的有源区域155(例如包括肖特基结的区域)周围形成同心环(这里不需要是圆形)的具有第二导电类型的多个保护环138。例如，所述保护环138可以由离子注入形成。在2006年4月11日授权的美国专利N0.7，026，650题为“MultipleFloatingGuardRingEdgeTerminationforSiliconCarbideDevices，，[0073]和在2006年6月8日公开的美国公开N0.2006/0118792题为“EdgeTerminationStructuresForSiliconCarbideDevicesAndMethodsOfFabricatingSiliconCarbideDevicesIncorporatingSame”详细描述了保护环的形成,这些均被转让于本发明的受让人，其内容通过引用合并于此。[0074]在特定实施例中，所述保护环138可以形成至漂移层112的凹陷表面112B下约0.3微米的深度，并且可以具有高于IElO18CnT3的掺杂浓度。[0075]保护环可以包括在凹陷区的基底处与侧墙145相邻的第一保护环138a，所述侧墙145将有源区155与凹陷区148分开。也就是说，所述第一保护环138a可以被形成为重叠与肖特基台阶140的侧墙145相邻的凹陷区148的内部拐角，其中肖特基台阶140被凹陷区148限定。[0076]具有第二导电类型的轻掺杂区域136也包括在本结构中，所述轻掺杂区域136被提供在漂移层112表面处的各保护环138之间。所述轻掺杂区域136可以扩展到最外圈保护环138的外面，且可以在漂移层112内被形成到小于保护环扩展深度的深度。在一些实施例中，轻掺杂区域136可以提供所讨论的表面电荷补偿区域，例如，前面引用的美国专利N0.7，026,650和美国公开N0.2006/0118792。在一些实施例中，所述轻掺杂区域可以在漂移层的表面处提供降低表面电场(RESURF)区域，例如，正如在美国专利N0.N0.7，026，650和美国公开N0.2006/0118792中所讨论的。所述轻掺杂区域136可以与保护环138相邻在保护环138之间完全或不完全扩展。此外，所述轻掺杂区域136可以比保护环138扩展进入漂移层112更深或更浅。[0077]在特定实施例中，所述轻掺杂区域136可以注入到漂移层112的凹陷表面112B以下约0.2微米的深度，并且可以具有约IElO17cnT3的掺杂浓度。[0078]图5B示出了器件100’的实施例，其中肖特基台阶140的侧墙是倾斜的，并且所述肖特基台阶140上的保护环144与在器件的凹陷区150内第一保护环138a合并在一起。[0079]在漂移层的凹陷区148内提供保护环结构150可以减小反向漏电流，同时使得器件内的雪崩击穿更加均匀和/或一致，如所示出的，例如，下面在图6-9中更加详尽的讨论。[0080]不希望被特定理论束缚，目前相信凹陷的保护环区域为JBS区域142附近的肖特基势垒端部42’提供了额外的保护，从而降低了由那些端部附近的高电场引起的漏电流。[0081]此外，目前也相信凹陷保护环结构提供了更加易受受控雪崩击穿影响的结构，特别在距离主结最近的两个保护环138a，138b之间的空隙160附近。因此，当器件达到其击穿电压时，雪崩击穿可以以一种更可控的和/或均匀的方式发生。均匀的雪崩击穿不太可能造成器件中热点的形成，从而也不太可以导致器件的毁灭性故障。[0082]对于传统的JBS肖特基二极管和根据一些实施例的JBS肖特基二极管的测量的漏电流特性如图6所示。具体的，图6显示了对于典型的肖特基二极管的反向漏电流(Ik)相对反向电压(Vk)的曲线152以及对于根据一些实施例的JBS肖特基二极管的反向漏电流(Ik)相对反向电压(Vk)的曲线156。图6所示的两个肖特基二极管均有面积为0.31cmX0.31cm或0.0961cm2的有源区域。如图6所示，根据本发明的实施例的JBS肖特基二极管的电流-电压曲线156可以显示出比传统JBS肖特基二极管要少的漏电流，并且能够具有更加接近低漏电流的理想特性的雪崩击穿特性，直到在某一点上由于雪崩击穿反向电流急剧增加。[0083]具体的，如图6所示，根据一些实施例的器件具有比传统JBS肖特基二极管的额定击穿电压(点162)高得多在预定的反向电流为2mA时的额定击穿电压(点166)。对于图6中曲线156所示特性的器件，理论击穿电压约为2000V。如图6所示，曲线156的器件在预定电流值为2mA时的反向电压比曲线152所示的传统器件更加接近器件的理论击穿电压。[0084]具体的，根据一些实施例的器件可以具有在预定反向电流为20mA/cm2时距器件的理论击穿电压小于约100V的电压。在一些实施例中，根据一些实施例的器件可以具有在预定反向电流为20mA/cm2时距器件的理论击穿电压小于约25V的电压。[0085]根据进一步的实施例的器件可以具有在预定反向电流为lOOmA/cm2时距器件的理论击穿电压小于约100V的电压。在更进一步的实施例中，根据一些实施例的器件可以具有在预定反向电流为lOOmA/cm2时距器件的理论击穿电压小于约25V的电压。[0086]根据一些实施例的肖特基器件可以经受带有击穿开始前出现的相对低的反向漏电流的雪崩击穿，这可能取决于讨论中的器件的大小。例如，在一些实施例中，肖特基器件可以经受在击穿开始前小于100V的反向电压时低至520μA/cm2的反向漏电流。在进一步的实施例中，肖特基器件可以经受在击穿开始前小于100V的反向电压时低于0.5mA/cm2的反向漏电流。在更进一步的实施例中，肖特基器件可以经受在击穿开始前小于100V反向电压时的低于lOmA/cm2的反向漏电流，并且在又进一步的实施例中，肖特基器件可以经受在击穿开始前小于100V的反向电压时低于20mA/cm2的反向漏电流。[0087]图7是传统结型势垒肖特基二极管的热影像，展示了肖特基金属边缘周围的反向击穿。具体的，图7的热影像对应于在图6点162处的额定反向击穿电流处运行的传统JBS肖特基二极管。图7的热影像显示了大量的“热点”172，这说明通过器件的电流值非均匀地增加。具体的，击穿开始发生在如图2所示的点50附近的肖特基金属边缘内的点处，例如肖特基金属34形成到漂移区12的肖特基结的最外面的点。对于发生在肖特基器件内的击穿，这个位置是不期望的，因为肖特基结可能对局域的发热和/或高反向电流敏感。在这一位置的击穿可能不可控并且可以毁坏器件。与此相反，击穿发生在器件的边缘终端区域内是更期望的，这里包括更强的P-N结。[0088]此外，图7的加热模式说明器件的肖特基结在真实的雪崩击穿条件达到前可以正在击穿。相反，在根据一些实施例的器件中，当器件上加有反向偏压时，在肖特基结击穿前可以发生雪崩击穿。[0089]图8是根据一些实施例展示了大体均匀的反向泄漏的结型势垒肖特基二极管的热影像。具体的，图8的热影像对应于根据一些实施例在图6点164处运行的JBS肖特基二极管。尽管所述器件在接近击穿电压处运行，但是图8的热影像显示了器件周围非常均匀的温度。[0090]图9是根据一些实施例展示了大体上均匀的雪崩击穿的结型势垒肖特基二极管的热影像。具体的，图9的热影像对应于根据一些实施例在图6点166处在额定反向击穿电流处运行的JBS肖特基二极管。图9的热影像显示了器件边缘周围更加均匀的发热，显示了几乎没有器件的局域发热，说明雪崩击穿可以在根据一些实施例的器件中更加均匀的发生。此外，图9的发热模式说明雪崩击穿可以期望地发生在边缘终端区域中而不是肖特基结处。[0091]图10-12示出了根据一些实施例的结型势垒肖特基二极管的形成。参照图10-12，在衬底114上提供半导体层112。半导体层112和衬底114可以包括硅，碳化硅，III族氮化物，如氮化镓和它的混合物，III族砷化物，如砷化镓和它的混合物，金刚石，或任何其他形式的半导体材料。[0092]在所述半导体层112上形成掩模202，并且对半导体层112进行各向异性刻蚀，例如用反应离子205在所述半导体层112中形成凹陷区230。凹陷区230包括基底230A，所述基底230A大体平行于在其上形成半导体层112的衬底114表面。所述凹陷区230也限定了半导体层112内的台阶220，台阶220具有台阶表面220A，台阶表面220A大体平行于所述凹陷区的基底230A。[0093]所述凹陷区的基底230A从台阶表面220A垂直偏离的距离约为0.2微米或更多。在一些实施例中，凹陷区的基底230A从台阶表面220A垂直偏离的距离约为0.5微米。[0094]前面引用的美国专利N0.7，026，650描述了利用相同的掩模202或不同的掩模，将掺杂剂离子210选择性地通过凹陷区的基底230A注入进所述半导体层112内来形成轻掺杂表面电荷补偿区136。所述表面电荷补偿区136可以具有与所述半导体层112的导电类型相反的导电类型。[0095]然后可以去除掩模202，并且可以用一个或多个掩模(没有示出)形成所述台阶表面220A内的结型势垒区域142和/或保护环144以及凹陷区230内的保护环138。所述结型势垒区142和/或保护环144，138可以有与表面电荷补偿区136相同的导电类型，且具有比表面电荷补偿区136更大的掺杂浓度。[0096]金属接触如肖特基接触132(图5A)可以形成在台阶表面上，并且金属接触146(图5A)可以形成在衬底114的相反侧上。[0097]根据一些实施例的肖特基器件可以具有超过780mJ/cm2的额定雪崩。在一些实施例中，根据一些实施例的肖特基器件可以具有超过lOOOmJ/cm2的额定雪崩。在一些实施例中，根据一些实施例的肖特基器件可以具有超过1200mJ/cm2的额定雪崩，并且在进一步的实施例中，根据一些实施例的肖特基器件可以具有至少1500mJ/cm2的额定雪崩。[0098]额定雪崩由下面定义:[0099]额定雪崩=VbkXIkXtpulse/芯片面积[0100]S卩，额定雪崩等于器件的击穿电压(Vbk)乘以器件的额定反向电流(Ik)乘以造成器件故障的电流脉冲的最小持续时间(tpulse)除以器件的有源区域的面积。[0101]尽管主要参考碳化硅肖特基二极管进行了描述，但是应当理解，这里所述的凹陷保护环终端结构能够与许多不同种类的器件和许多不同种类的材料系统结合使用。如上所述，本发明的实施例可以提供半导体器件(如MOSFET和IGBT)的改进的性能稳定性。例如，本发明的实施例可以用于MOSFET上的高电场处单元端部保护。[0102]具体的，图13是根据一些实施例的包括凹陷边缘终端区330的功率M0SFET300的平面图。功率M0SFET300包括栅接触304和多个栅极总线306，所述栅极总线沿着器件有源区域315内多个单位单元310的周围。凹陷边缘终端区域330围绕在有源区315周围。所述边缘终端区330可以包括多个保护环338和表面电荷补偿区336。在一些实施例中，所述边缘终端区330可以包括结型终端扩展(JTE)终端。[0103]图14A是根据一些实施例的包括凹陷边缘终端区330的功率M0SFET300的局部320的细节图，而图14B是根据一些实施例的沿着图14A的A-A’线截取的包括凹陷边缘终端区330的功率M0SFET300的局部横截面图。[0104]参照图14A和14B，所述M0SFET300的单位单元310包括在η型漂移层340内形成的P型阱342。在P型阱342内提供η+源接触348和ρ+接触区350。(导电类型如示例所示；根据一些实施例的器件，能够具有与公开的导电类型相反的导电类型。)图14Β显示了所述功率MOSFET额外的细节，包括氧化层356，源接触358，场氧化物352和衬底360。[0105]在凹陷边缘终端区330内与有源区域315相邻处提供保护环338。[0106]参照图14Α，当器件上加有反向偏压时，在所述P型阱区域342的末端358附近出现高电场。尽管不希望被特定的理论约束，目前相信在与单位单元310的末端相邻处提供凹陷边缘终端区330可以降低这些末端358处的场强，减少在这些末端358附近器件击穿的可能性，并且增加在有源区域315内发生击穿前在边缘终端区中发生雪崩击穿的可能性。[0107]图15Α是根据进一步的实施例的包括凹陷边缘终端区的功率MOSFET的局部细节图，而图15Β是根据进一步的实施例的沿着图15Α的Β-Β’线截取的包括凹陷边缘终端区的功率MOSFET的局部横截面图。[0108]参照图15Α和15Β，所述M0SFET300的单位单元310包括在η型漂移层340内形成的P型阱342。在所述P型阱342内提供η+源接触348和P+接触区350。(导电类型如示例所示；根据一些实施例的器件能够具有与公开的导电类型相反的导电类型。)图14Β显示了所述功率MOSFET额外的细节，包括氧化层356，场氧化物352和衬底360。[0109]在凹陷边缘终端区330内与有源区域315相邻处提供保护环338。[0110]将理解，尽管术语第一、第二等在这里可以用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于使一个元件区别于另一个元件。例如，第一个元件可以称为第二个元件，并且类似地，第二个元件能被称为第一个元件，并不背离本发明的范围。如这里使用的，术语“和/或”包括一个或多个关联的列出项的任何和所有组合。[0111]这里使用的术语仅用于描述特定实施例的目的并且不应成为本发明的限制。如这里使用的，除非上下文清楚地另外指出，否则单数形式“一个”也应包括复数形式。将进一步理解，术语“包括”当在本说明书中使用时，指明了所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但是不应排除一个或多个其他的特征、整体、步骤、操作、元件、步骤和/或其组的存在或添加。[0112]除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员普遍理解的含义相同的含义。将进一步理解，在这里使用的术语应被解释为具有与其在本说明书和相关技术的背景中的含义一致的含义，并且除非明确地如此定义，否则将不在理想化或过度正规的意义上进行解释。[0113]将理解，当一个元件如层，区域或衬底被称为本发明中“位于另一个元件上”或扩展的“到另一个元件之上”，其可以直接位于该另一元件上或者扩展到直接到该另一元件上或者可以存在中间元件。相反地，当元件被称为“直接位于另一元件上”或扩展的“直接到另一个元件之上”时，不存在中间元件。也将理解，当元件被称为“连接到”或者“耦合到”另一元件时，其可以直接连接到或者耦合到该另一元件或者可以存在中间元件。相反地，当元件被称为“直接连接到”或者“直接耦合到”另一元件时，不存在中间元件。[0114]诸如“以下”，“以上”“上”“下”“水平”，“侧面”“垂直”“下方”“上方”等关系性术语在这里可以用于描述如附图中所示的一个元件，层或区域与另一元件，层或区域的关系。将理解，这些术语应涵盖除了图中示出的取向之外的不同的器件取向。[0115]这里通过参照作为本发明的理想化的实施例(和中间结构)的示意图的剖视图描述了本发明的实施例。附图中的层和区域的厚度为了清晰可以放大。此外，可以预见到作为例如制造技术和/或公差的结果的图示形状的变化。因此，本发明的实施例不应被解释为限于这里图示的区域的特定形状，但是将包括因例如制造导致的形状的偏差。例如，被图示为矩形的注入区域将典型地在其边缘处具有圆形或弯曲的特征和/或注入浓度的梯度，而非从注入区域到非注入区域的骤变。同样地，通过注入形成的隐埋区域可以导致隐埋区域和通过其进行注入的表面之间的区域中的某种注入。因此，图中所示的区域在本质上是示意性的并且它们的形状并非图示器件区域的实际形状并且并不限制本发明的范围。[0116]本发明的一些实施例被描述成半导体层和/或区域，其具有η型或ρ型的导电类型的特征，这涉及到在层和/或区域内的多数载流子浓度。因此，η型材料具有多数负电荷电子的平衡浓度，而P型材料具有多数正电荷空穴的平衡浓度。一些材料可以用“+”或者(像η+，η-,ρ+，ρ-,η++,η-,ρ++,ρ-,诸如此类)描述，来说明相比另一层或者区域更大或更小的多数载流子浓度。然而，这样的符号并不意味着在层或区域中特别的多数或少数载流子浓度的存在。[0117]连同前面的说明和附图，这里公开了许多不同的实施例。将理解，从字面上描述和说明这些实施例的每个组合和子组合是过分重复和混淆的。相应地，所有实施例用任何方式和/或组合被组合，并且包括附图，本说明书应该被解释构成一个在这里描述的实施例的所有组合和子组合以及制造和使用它们的方式和过程的完全书面描述，并且应该支持对于任何组合或者子组合的权利要求。[0118]在附图和说明书中，已经公开了本发明的典型的首选的实施例，并且尽管使用了特定的术语，但它们只用于通用的描述意义而不受限制，本发明的范围被列在下面的权利要求中。【权利要求】1.一种电子器件，包括:漂移区；肖特基接触，位于所述漂移区的表面上；边缘终端，位于所述漂移区内与所述肖特基接触相邻，其中所述边缘终端包括凹陷区和所述凹陷区内的边缘终端结构，所述凹陷区从所述漂移区的表面凹陷距离d。2.如权利要求1所述的电子器件，进一步包括多个掺杂区，所述掺杂区位于所述漂移区的表面处且与所述肖特基接触相接触，其中所述漂移区具有第一导电类型而所述多个掺杂区具有与第一导电类型相反的第二导电类型。3.如权利要求1所述的电子器件，其中所述距离d为约0.2微米至约I微米。4.如权利要求1所述的电子器件，其中所述距离d为约0.4微米至约0.8微米。5.如权利要求1所述的电子器件，其中所述距离d为约0.5微米。6.如权利要求1所述的电子器件，其中所述边缘终端结构包括位于所述凹陷区的表面处的保护环。7.如权利要求6所述的电子器件，其中所述边缘终端结构进一步包括所述凹陷区的表面处的轻掺杂区，其中所述轻掺杂区和所述保护环终端结构具有与所述漂移区的第一导电类型相反的第二导电类型。8.如权利要求6所述的电子器件，进一步包括侧墙，所述侧墙在所述漂移区内位于所述有源区域和所述凹陷区之间，其中所述保护环位于所述侧墙基底处与所述肖特基接触相邻。9.如权利要求1所述的电子器件，其中所述距离d大于所述结型势垒肖特基区从所述漂移区表面进入所述漂移区的深度。10.如权利要求1所述的电子器件，其中所述漂移区包括碳化硅。11.如权利要求10所述的电子器件，其中所述漂移区包括具有多型2H，4H,6H,3C和/或15R的碳化硅。12.—种电子器件，具有超过780mJ/cm2的额定雪崩，其中额定雪崩被定义为VbeXIeXtpulse/芯片面积，其中Vbk是所述器件的击穿电压，Ie是所述器件的额定反向电流，tpulse是造成器件故障的电流脉冲的最小持续时间。13.如权利要求12所述的电子器件，其中所述额定雪崩大于lOOOmJ/cm2。14.如权利要求12所述的电子器件，其中所述额定雪崩大于1200mJ/cm2。15.如权利要求12所述的电子器件，其中所述额定雪崩大于1500mJ/cm2。16.一种电子器件，具有比理论雪崩击穿电压小小于100V的漏电压，其中所述漏电压被定义为造成至少100μA/cm2漏电流的所述器件上的反向电压。17.如权利要求16所述的电子器件，其中所述电子器件具有比所述器件的理论雪崩击穿电压小小于25V的漏电压。18.一种电子器件，包括:漂移区，具有第一导电类型；有源区域，包括在所述漂移区表面处的第一区域，所述第一区域具有与第一导电类型相反的第二导电类型，其中当所述电子器件被反向偏压时，在所述有源区域与所述第一区域之间的P-η结被配置为承受电压；以及边缘终端，所述边缘终端位于所述漂移区内与所述有源区域相邻，其中所述边缘终端包括凹陷区和在所述凹陷区内的边缘终端结构，所述凹陷区从所述漂移区表面凹陷距离d。19.如权利要求18所述的电子器件，其中所述边缘终端结构包括保护环。20.如权利要求19所述的电子器件，其中所述边缘终端结构进一步包括所述凹陷区的表面处的轻掺杂区，其中所述轻掺杂区和所述保护环具有与所述漂移区的第一导电类型相反的第二导电类型。21.如权利要求18所述的电子器件，其中所述器件具有比所述器件的理论雪崩击穿电压小小于25V的漏电压，其中所述漏电压被定义为造成至少100μA/cm2漏电流的所述器件上的反向电压。22.如权利要求18所述的电子器件，其中所述电子器件包括MOSFET，并且其中所述多个掺杂区包括限定了所述器件的单位单元的阱。23.如权利要求18所述的电子器件，其中所述电子器件包括肖特基二极管，并且其中多个掺杂区包括结型势垒区域，所述结型势垒区被配置为当所述器件加有反向偏压时承受电压。24.一种形成半导体器件的方法，包括:提供半导体层；提供位于所述半导体层内的凹陷区，所述凹陷区在所述半导体层内限定了台阶，所述台阶包括水平的台阶表面，所述台阶表面垂直偏离于所述凹陷区的基底；提供所述凹陷区内的结型终端结构；并且提供所述台阶表面上的金属`接触。25.如权利要求24所述的方法，其中提供结型终端结构包括向所述半导体层的凹陷区中注入掺杂剂离子以在所述半导体层的凹陷区的表面处形成轻掺杂区。26.如权利要求25所述的方法，其中提供结型终端结构进一步包括形成在所述半导体层的凹陷区内的保护环，其中所述保护环具有比所述轻掺杂区的掺杂剂浓度高的掺杂剂浓度。27.如权利要求24所述的方法，进一步包括在所述台阶表面上提供金属接触之前在所述漂移层内与所述台阶表面相邻处提供多个结型势垒区。28.如权利要求24所述的方法，其中所述台阶基底与所述台阶表面垂直间隔约0.5微米的距离。29.如权利要求24所述的方法，其中所述金属接触包括肖特基接触。30.如权利要求24所述的方法，其中所述金属接触包括源接触。31.如权利要求24所述的方法，其中所述半导体层包括碳化硅。32.如权利要求31所述的方法，其中所述半导体层包括具有多型2H，4H,6H,3C和/或15R的碳化硅。33.一种肖特基二极管，包括:碳化硅漂移区；肖特基接触，位于所述碳化硅漂移区上；以及边缘终端结构，位于所述碳化硅漂移区内；其中所述边缘终端结构被配置为当器件上加有反向偏压时，在肖特基接触的反向击穿之前经受雪崩击穿。34.如权利要求33所述的肖特基二极管，进一步包括结型势垒肖特基区，所述结型势垒肖特基区在所述漂移区内与所述肖特基接触相邻。【文档编号】H01L29/812GK103563087SQ201280025170【公开日】2014年2月5日申请日期:2012年4月4日优先权日:2011年4月5日【发明者】张清纯,J·亨宁申请人:克里公司