高耐压半导体装置制造方法
【专利摘要】本发明中，形成耐压区域以包围逻辑电路形成区域，在该耐压区域的一部分上形成用于电平移位的高耐压MOSFET(71、72)，在该高耐压MOSFET(71、72)的漏极区域与逻辑电路形成区域之间形成p-开口部区域(131)，在该p-开口部区域(131)上配置与连接至逻辑电路形成区域的电源的负极侧相连接的屏蔽层(300)。由此，能够提供一种具有电平移位电路的高耐压半导体装置，该电平移位电路能够在高耐压IC进行开关时或保持长期可靠性的过程中稳定地进行工作。
【专利说明】高耐压半导体装置
【技术领域】
[0001]本发明涉及高耐压半导体装置。尤其涉及具有电平移位电路的高耐压半导体装置，该电平移位电路能够在不进行电位绝缘的情况下从位于接地电位的电路向构成例如PWM逆变器或开关电源等功率逆变用桥式电路的上侧桥臂的功率器件的栅极传输导通/截
止信号。
【背景技术】
[0002]IGBT、功率MOSFET等功率器件除了用于电动机控制用的逆变器以外，还可用于rop(等离子体显示面板)、液晶面板等电源用途、空气调节器或照明这种家电用逆变器等多个领域。以往，使用光耦合器等半导体元件、变压器等电子元器件组合而构成的电路来对该功率器件进行驱动及控制。
[0003]近年来，随着LSI (大规模集成电路)技术的进步，AC400V类工业用电源等中所使用的高达1200V级的高耐压半导体装置(高耐压IC)已在实践中得以应用。例如，作为高耐压1C，存在内置有功率器件的高边栅极驱动器和低边栅极驱动器的栅极驱动器1C、在同一块半导体基板上进一步集成有控制电路和功率器件的单芯片逆变器IC等一系列1C。这种高耐压IC能够减少安装板上的元器件个数，由于减少了安装板上的元器件个数，从而有利于逆变器系统整体的小型化、高效率化。
[0004]图7是通常的内置有电平移位电路的高耐压IC的电路图。在图7中，IGBT(输出功率器件)17、18构成PWM(Pulse Width Modulation:脉宽调制)逆变器的功率逆变用桥式电路中的例如一个相。该功率逆变用桥式电路例如串联连接在DC400V的高压主直流电源(正极侧)Vdc与该电源的负极侧即公共电位COM之间。
[0005]OUT端子是桥式电路的上侧桥臂的IGBT17的发射极与同一个桥式电路的下侧桥臂的IGBT18的集电极的连接点。该OUT端子是输出交流电的交流输出端子，该交流电通过以互补的方式使IGBT17和18导通/截止来产生。
[0006]辅助直流电源(也称为驱动电源)El的正极与正极线Vccl相连接，负极与交流输出端子OUT相连接。辅助直流电源(也称为驱动电源)El中大多使用了自举电路中的自举电容器。
[0007]辅助直流电源(也称为驱动电源)E2的正极与正极线Vcc2相连接，负极与公共电位COM相连接。辅助直流电源El、E2为例如15V的低电压电源。驱动电路20是驱动下侧桥臂的IGBT18导通/截止的电路，在辅助直流电源E2提供的电压下进行工作。
[0008]在高耐压IC的其他电路部分中，存在有用于驱动桥式电路上侧桥臂的IGBT17的电平移位电路以及驱动电路16。此外，在高耐压IC的其他电路部分中，还具有用于分别向驱动电路16、20输入导通/截止信号的控制电路61等。
[0009]MOSFETI是高耐压N沟道MOSFET。通过输入由控制电路(低电位侧低耐压电路)61生成的置位脉冲的导通信号25来使M0SFET1导通。以主直流电源的负极侧(COM电位)为基准的低电压电源向控制电路61提供电流。高耐压IC将该导通引起的负载电阻3的电压降作为信号来使IGBT17导通。
[0010]此外，M0SFET2与上述M0SFET1相同，为高耐压N沟道M0SFET。通过输入由控制电路61生成的复位脉冲信号26来使M0SFET2导通。高耐压IC将该导通引起的负载电阻4的电压降作为信号来使IGBT17截止。
[0011]高耐压N沟道M0SFET1、2，以及负载电阻3、4通常构成为彼此相等，以使电路常数匹配。稳压二极管5、6分别与负载电路3、4并联连接。稳压二极管5、6具有限制负载电阻
3、4发生过大的电压降，从而保护下文所要阐述的NOT电路8、9等的功能。
[0012]电平移位电路中的2个高耐压N沟道M0SFET1、2成为输入以公共电位COM为基准的信号的电路部分。图7中用虚线圈出的电路部分是电位会发生变动的高电位侧低耐压电路部分(浮动电位区域)。该电路部分以交流输出端子OUT电位为基准进行工作，随着输出用IGBT17U8的导通/截止，该交流输出端子OUT的电位交替地跟随公共电位COM和高电压的主直流电源的电位Vdc。
[0013]NOT电路8、9及其后级的电路(由低通滤波电路(也简称为LPF)30、31、RS触发器(也记为RS锁存器、RS-FF) 15、驱动器16等构成)以辅助直流电源El作为电源来进行工作。
[0014]交流输出端子OUT的电位在公共电位COM与主直流电源(正极侧)Vdc之间变化。因此，高耐压N沟道MOSFET1、2的负载电阻电路的电源电压则在EΙ+Vdc和EI之间变化。该高耐压N沟道M0SFET1、2的负载电阻3、4的上端与辅助直流电源El的正极线Vccl相连接。
[0015]接着，对该电平移位电路的动作进行阐述。若在高耐压N沟道M0SFET1的栅极上施加的导通信号25使得电流流过高耐压N沟道MOSFETI，则会在负载电阻3上产生电压降。当负载电阻3的下端的电位变为NOT电路8的阈值以下时，NOT电路8的输出变为Hi。该Hi电平经由LPF30施加到RS锁存器15的置位端子S。由此，RS锁存器15的输出Q变为Hi，经由驱动器16使IGBT17导通。在IGBT17被置为导通的同时(严格来说，为防止桥臂间短路，在稍早于导通时刻的时刻)，利用来自控制电路61的信号经由包含驱动器20的未图示的电路使IGBT18截止。
[0016]接着，若在高耐压N沟道M0SFET2的栅极上施加截止信号26，使得电流流过高耐压N沟道M0SFET2，则会在负载电阻4上产生电压降。当负载电阻4的下端的电位变为NOT电路9的阈值以下时，NOT电路9的输出变为Hi。该Hi电平经由LPF31施加到RS锁存器15的复位端子R21。由此，RS锁存器15的输出Q变为Lo，经由驱动器16使IGBT17截止。在IGBT17被置为截止的同时(严格来说，为防止桥臂间短路，在稍晚于该截止时刻的时刻)，利用来自控制电路61的信号经由驱动器20使IGBT18导通。
[0017]以往，已知有下述分区RESURF技术，即使起到高耐压IC的高电压侧基准电路与低电压侧基准电路之间接口的作用的作为电平移位元件的高耐压N沟道MOSFET与作为高边驱动电路的耐压区域的高耐压接合终端区域形成为一体(例如，参照下述非专利文献1、非专利文献2)。该技术能够去除来自跨越接地电位区域的高耐压N沟道MOSFET的漏极的高电位布线，从而对确保作为高耐压IC而达到1200V级的高耐压、芯片尺寸的缩小作出了巨大的贡献。
[0018]专利文献I中记载有利用将高耐压N沟道MOSFET与高耐压接合终端区域形成为一体的分区RESURF技术的高耐压1C。专利文献I中记载有在从电平移位用的高耐压N沟道MOSFET与分离岛区域(高边逻辑电路区域)之间在布线连接中，将会对形成在半导体基板上的绝缘膜施加从接地电位到1200V的电位差(电压)的高电位布线去除的方法。
[0019]在该方法中，使基板从高耐压N沟道MOSFET与分离岛区域之间露出，由此来设置在深度方向上到达接地电位区域的较窄的p-型狭缝区域(P—开口部区域)。通过设置P—型狭缝区域，可构成为使η型扩散层完全被P—型狭缝区域分离。
[0020]专利文献I所记载的技术中，在向连接高耐压N沟道MOSFET与分离岛区域的布线施加高电位(1200V左右)时，从高耐压N沟道MOSFET开始扩大的耗尽层与从分离岛区域开始扩大的耗尽层相连接。由此，通过使互连布线下的基板的露出区域的电位上升，并将其设为中间电位来防止绝缘膜的绝缘破坏。
[0021]这里，为缓和ρ_型狭缝区域附近的电场，经由绝缘膜在ρ_型狭缝区域上设置与高耐压N沟道MOSFET的漏极层相同电位的多晶硅场板。由此，利用多晶硅层的场板效果能够防止高耐压N沟道MOSFET的漏极的η扩散区域与作为高边电路形成区域的RESURF分离岛的η扩散区域之间发生击穿。
[0022]在上述分区RESURF技术中，ρ_型狭缝区域将高耐压N沟道MOSFET的漏极与作为高边电路形成区域的RESURF分离岛的η扩散区域完全分割。在上述结构中，若固定为高耐压N沟道MOSFET的漏极电位的多晶硅场板覆盖在接地电位附近的ρ_型狭缝区域上，则耗尽层的延伸受到限制，耐压特性大幅度降低。由此，在上述分区RESURF技术中，不可能在ρ_型狭缝区域上的整个区域覆盖固定电位的场板。
[0023]此外，在专利文献I所记载的技术中，经由绝缘膜在？_型狭缝区域上设有与p—型狭缝区域附近的高耐压N沟道MOSFET的漏极层相同电位的多晶硅场板。由此，具有能够防止高耐压N沟道MOSFET的漏极的η扩散区域与作为高边电路形成区域的RESURF分离岛的η扩散区域之间发生击穿的效果。
[0024]在专利文献I所记载的技术中，由于将多晶硅场板固定在与漏极相同的电位，因此，例如，在高耐压N沟道M0SFET1截止，且高耐压N沟道M0SFET2导通的时刻，高耐压N沟道M0SFET1的漏极节点的电位等于高边侧的最高电位Vccl (此处为15V左右)。
[0025]在专利文献2中记载有在高耐压N沟道M0SFET1、2的漏极区域与形成有高边驱动电路的η型扩散区域之间形成到达P基板的P—型开口部区域。由此，使得高耐压N沟道MOSFETK2与形成有高边驱动电路的η型扩散区域之间存在的寄生电阻分量增大。
[0026]图8、图9是专利文献2所示的高耐压半导体装置，图8是主要部分的俯视图，图9是沿图8的C-C’线切断高耐压半导体装置而得到的主要部分的剖视图。如图8、图9所示，专利文献2中记载有:在形成用于电平移位的高耐压MOSFET的左侧η之间设有半导体基板(ρ_基板200)局部露出的开口部区域221，使得高耐压MOSFET的η漏极区域205与分离岛区域(右侧的η_阱区201b)之间的寄生电阻Rl增大，将上述寄生电阻Rl的电阻值设定为大于与η漏极区域205以及分离岛区域(右侧的η_阱区201b)相连的负载电阻元件(例如，多晶硅电阻RLl)，通过使用上述负载电阻元件作为电平移位用电阻，能够实现稳定的电平移位电路。
[0027]在图8中，只记载了一个高耐压M0SFET。在这种单输入方式中，高耐压MOSFET在较长的期间内处于导通状态，并且在高耐压MOSFET的导通期间中持续流过贯通电流，从而功耗变大。为了避免这种问题，采用分别设有两个高耐压MOSFET的双输入方式，以脉冲的方式传输导通信号/截止信号。由此，能够缩短高耐压MOSFET的导通期间，从而大幅度地降低电平移位的功耗。在高耐压半导体装置中，通常采用双输入方式。在专利文献2中，为简化说明记载了对应于单输入方式的HVIC，但也记载了即使采用双输入方式也能以相同的方法获得相同的效果。
[0028]另外,在图8、图9中，标号200表不P基板、标号201a、201b表不η讲区、标号202表不P偏移区、标号203表不η区域、标号204表不ρ讲区、标号205表不η漏极区域、标号206表不ρ+区域、标号210表不η+源极区域、标号211表不第一 η.源极区域、标号212表不第二 η.源极区域、标号213表不η.区域、标号214表不η.区域、标号215表不ρ+区域、标号216表P+区域、标号221表开口部区域、标号231表不栅极电极、标号241表不COM电极、标号242表漏极电极布线、标号243表高电位电极、标号244表不低电位电极、标号251表不闻电阻区域。
现有技术文献 专利文献
[0029]专利文献1:日本专利第3917211号公报 专利文献2:日本专利第3941206号公报 非专利文献
[0030]非专利文献I 使用分区RESURF结构的新电平移位技术”(“A NewLevel-shifting Technique by divided RESURF Structure，，)寺岛(T.Terashima),及另两名，1997IEEE International Symposiumon Power Semiconductor Devices&IC’s5 月 26日-29 日，1997 年魏玛(Weimar),德国(Germany), p.57-60
非专利文献2 具有新隔离自屏蔽结构的稳定600V高边栅极驱动IC的实现，，(“Realization of robust600V high side gate drive IC with a new isolatedself-Shielding Structure”) S.L.Kim,及另夕卜 3 名，Proceedings of the 17 InternationalSymposiumon Power Semiconductor Devices&IC ‘s5 月 23 日-26 日，2005 年圣巴巴拉(Santa Barbara)，加利福尼亚(CA)，p.143-146
【发明内容】
发明所要解决的技术问题
[0031]然而，在上述专利文献I的技术中，被固定为与漏极相同的电位的高耐压N沟道M0SFET1侧的多晶硅场板的电位为Vccl。因此，有可能会发生p—狭缝区域表面的N型反转现象，从而如图11所示那样，在包围置位信号侧的高耐压N沟道M0SFET1的漏极区域的p_型狭缝区域的表面生成N型反转层的泄漏路径。
[0032]图10是说明图8的？_开口部对耐压特性的影响的图。图10示出形成高耐压N沟道M0SFET1的N型反转层的情形。图11是表示高耐压半导体装置各部分的信号波形的图。图11是表不各端子的信号与漏极电位的时序图的图。图11不出在表不对应于置位/复位信号的高耐压N沟道M0SFET1的漏极电位的时序图中，在置位信号侧的高耐压N沟道M0SFET1导通，导通电流因负载电阻3而导致电压开始下降之前的期间A的时刻的电位状态。[0033]如图10及图11所示，通过形成N型反转层，存在由泄漏路径生成的电阻分量，该电阻分量独立于与高耐压N沟道M0SFET1的漏极节点相连接的负载电阻3，并与负载电阻3并联连接。因此，可以认为在漏极与Vccl电位的η扩散区域以低电阻状态(短路状态)相连接的情况下，无法利用负载电阻3 (电平移位电阻)获得充分的压降，从而会引起无法接收置位信号这种问题。
[0034]此外，在上述专利文献2的技术中，关于在作为电平移位电路进行使用时，ρ_型开口部区域的表面屏蔽等未作记载。此外，在上述专利文献2的技术中，如现有例的图8、图9所示，对高耐压N沟道M0SFET1、2的漏极布线的形成方法的说明被简化，没有特别记载。
[0035]在上述图7的电位移位电路中，希望相对于高耐压N沟道M0SFET1、2的开关状态下漏极节点的电位变动，电平移位电路仍能稳定地进行工作。
[0036]为了解决上述现有技术中的问题，本发明的目的在于提供一种具有电平移位电路的高耐压半导体装置，该电平移位电路能够在高耐压IC进行开关时或保持长期可靠性的过程中稳定地进行工作。
解决技术问题所采用的技术方案
[0037]为解决上述问题，实现目的，本发明所涉及的高耐压半导体装置包括:第二导电型阱区，该第二导电型阱区形成在第一导电型半导体基板上，具备逻辑电路形成区域、以及包围该逻辑电路形成区域的耐压区域；第一导电型阱区，该第一导电型阱区形成在所述半导体基板上，并包围所述耐压区域；晶体管，该晶体管包括:第二导电型漏极区域，所述第二导电型漏极区域选择性地形成在位于所述耐压区域与所述逻辑电路形成区域之间的所述第二导电型阱区的表面层中、且杂质浓度高于该耐压区域；以及第二导电型源极区域，所述第二导电型源极区域选择性地形成在所述第二导电型阱区的表面层中，所述漏极区域与所述源极区域之间的所述耐压区域为漂移区域，所述第一导电型阱区为基极区域；开口部区域，该开口部区域局部形成在位于所述漏极区域与所述逻辑电路形成区域之间的所述第二导电型阱区，且所述第二导电型阱区不存在于该开口部区域在深度方向上的整个区域；以及导电路径，该导电路径电连接所述漏极区域与所述逻辑电路形成区域的逻辑电路，该高耐压半导体装置的特征在于，具有屏蔽层，该屏蔽层形成在所述开口部区域的表面上所形成的第一绝缘层上，且连接至与所述逻辑电路形成区域的逻辑电路相连接的电源的负极侧。
[0038]此外，本发明所涉及的高耐压半导体装置包括:第二导电型阱区，该第二导电型阱区形成在第一导电型半导体基板上，具备逻辑电路形成区域、以及包围该逻辑电路形成区域的耐压区域；第一导电型阱区，该第一导电型阱区形成在所述半导体基板上，并包围所述耐压区域；晶体管，该晶体管包括:第二导电型漏极区域，所述第二导电型漏极区域选择性地形成在位于所述耐压区域与所述逻辑电路形成区域之间的所述第二导电型阱区的表面层中、且杂质浓度高于该耐压区域；以及第二导电型源极区域，所述第二导电型源极区域选择性地形成在所述第二导电型阱区的表面层中，所述漏极区域与所述源极区域之间的所述耐压区域为漂移区域，所述第一导电型阱区为基极区域；开口部区域，该开口部区域局部形成在位于所述漏极区域与所述逻辑电路形成区域之间的所述第二导电型阱区，使得所述第二导电型阱区不存在于该开口部区域在深度方向上的整个区域；以及导电路径，该导电路径电连接所述漏极区域与所述逻辑电路形成区域的逻辑电路，该高耐压半导体装置的特征在于，所述导电路径不跨接在所述开口部区域上。
[0039]此外，本发明所涉及的高耐压半导体装置的特征在于，在上述发明中，所述导电路径经由第二绝缘层形成在所述屏蔽层上，且跨接在所述开口部区域上。
[0040]此外，本发明所涉及的高耐压半导体装置的特征在于，在上述发明中，所述导电路径和所述屏蔽层是形成在同一绝缘层上的导电层。
[0041]此外，本发明所涉及的高耐压半导体装置的特征在于，在上述发明中，包括第二导电型拾取区域，该第二导电型拾取区域在位于所述耐压区域与所述开口部区域之间的所述第二导电型阱区的表面层中、与所述逻辑电路形成区域的电源的高电位侧相连接，所述逻辑电路形成区域形成为与所述漏极区域相分离，所述屏蔽层经由所述第一绝缘层形成在位于所述漏极区域与所述第二导电型拾取区域之间的表面上。
[0042]此外，本发明所涉及的高耐压半导体装置的特征在于，在上述发明中，包括第二导电型缓冲区域，该第二导电型缓冲区域形成在所述漏极区域与所述第二导电型拾取区域之间，并与这两个区域相接，具有高于所述第二导电型阱区、且低于所述漏极区域以及所述第二导电型拾取区域的杂质浓度。
[0043]此外，本发明所涉及的高耐压半导体装置的特征在于，在上述发明中，所述开口部区域的两端分别到达所述第一导电型阱区，使得形成有所述漏极区域的所述第二导电型阱区与所述逻辑电路形成区域相分离。
发明效果
[0044]根据本发明所涉及的高耐压半导体装置，可获得以下效果，即能够提供一种具有电平移位电路的高耐压半导体装置，该电平移位电路能够在高耐压IC进行开关时或保持长期可靠性的过程中稳定地进行工作。
【专利附图】
【附图说明】
[0045]图1是本发明实施例1的高耐压半导体装置主要部分的俯视图。
图2是沿图1的A-A’线切断本发明实施例1的高耐压半导体装置而得到的主要部分的剖视图。
图3是说明图1的P—开口部对耐压特性的影响的图。
图4是本发明实施例2的高耐压半导体装置主要部分的俯视图。
图5是本发明实施例3的高耐压半导体装置的说明图。
图6是本发明实施例4的高耐压半导体装置主要部分的俯视图。
图7是通常的内置有电平移位电路的高耐压IC的电路图。
图8是现有的高耐压半导体装置主要部分的俯视图。
图9是沿图8的C-C’线切断而得到的主要部分的剖视图。
图10是说明图8的p.开口部对耐压特性的影响的图。
图11是表示高耐压半导体装置各部分的信号波形的图。
【具体实施方式】
[0046]下面参照附图，详细说明本发明所涉及的高耐压半导体装置的理想实施方式。
[0047]本发明涉及高耐压半导体装置。本发明尤其涉及具有电平移位电路的高耐压半导体装置，该电平移位电路能够在不进行电位绝缘的情况下从位于接地电位的电路向构成例如PWM逆变器或开关电源等功率逆变用桥式电路的上侧桥臂的功率器件的栅极传输导通/
截止信号。
[0048]在附图的记载中，附图只是示意性的图，厚度与平面尺寸的关系、各层厚度的比率与实际情况有所不同。因此，具体的厚度及尺寸应参考以下说明来进行判断。此外，在各附图之间也包含有彼此尺寸关系、比率不同的部分。
[0049]<实施例1>
图1是本发明实施例1的高耐压半导体装置主要部分的俯视图。图1中示出在同一半导体基板上形成有包含高耐压N沟道MOSFET的电平移位电路部和具备浮动电位区域的驱动电路的高耐压IC主要部分的俯视图。图2是沿图1的A-A’线切断本发明实施例1的高耐压半导体装置而得到的主要部分的剖视图。
[0050]图1的高耐压M0SFET71、72分别相当于上述图7的高耐压N沟道MOSFETI或高耐压N沟道M0SFET2。包含高耐压M0SFET71的电平移位电路部具备以下各区域。以表面浓度为lE15/cm3到lE16/cm3的范围向p_硅基板100的表面层选择性地离子注入磷杂质。这里，E表示幂，例如，1E15表示1X1015。然后，通过扩散形成Xj为7μπι到1(^111左右的11_区域
101。在该η_区域101上配置有后文中所要说明的耐压区域和开口部区域131。
[0051]从所述ι 区域101的外周线开始向平面内侧方向空出150 μ m左右的间隔，以表面浓度为lE16/cm3到lE18/cm3的范围选择性地离子注入磷杂质，以作为用于配置高边逻辑电路区域的高边阱区。该空出150 μ m的部位即成为耐压区域。然后通过扩散形成具有Xj为ΙΟμL?到15 μ m左右的深度的η阱区201。在后文中所要说明的高耐压M0SFET1、2的配置有漏极η+区域103和ρ_开口部区域131的部位，η_区域101扩大为大于所述150 μ m。
[0052]在所述高边逻辑电路区域中配置有高边逻辑电路部16a(低通滤波器30、31，RS-FF15)、高边驱动部16、U-VCC端子(在图1中简化为UVCC)、输出栅极信号的U-GATE端子、以及连接至高边逻辑电路的电源负极侧的OUT端子等。高耐压M0SFET71、71的漏极电极布线120中的漏极布线跨过后文中所要说明的？_开口部区域131，与高边逻辑电路部16a相连接。这里，所谓漏极电极布线120(导电路径)是一并称呼与漏极n+区域103直接连接的漏极电极、以及连接至该漏极电极且与高边逻辑电路部16a相连接的漏极布线的名称。
[0053]此外，以表面浓度为lE15/cm3到lE19/cm3的范围选择性地离子注入硼杂质，以作为包围n_区域101，且成为与其他的低电压电路区域(构成低边电路形成区域)相分离的分离区域的P+接地区域113 (连接至COM电位或Gnd电位)。在本实施例1中，适当地将P+接地区域113称为第一拾取区域，并使用相同的标号113来进行说明。
[0054]通过之后的扩散来形成与p—娃基板相连接的P讲区102,其中，p_娃基板形成为Xj在10 μ m至Ij 13 μ m左右。此外，以表面浓度为lE14/cm3至Ij lE17/cm3的范围向 区域101内离子注入硼杂质，使其局部到达^硅基板100。然后，通过扩散来形成Xj为7μπι到ΙΟμπι左右的P开口部区域131,使其到达ρ娃基板100。
[0055]从平面配置来看，该]^开口部区域131配置在漏极η+区域103、η缓冲区域104、以及U-VCC电位拾取区域122与η阱区201 (位于U-VCC电位)之间的η_区域101上。该Ρ_开口部区域131是细长的，与漏极η+区域103、η缓冲区域104以及U-VCC电位拾取区域122相对并平行地进行配置，并且是选择性地进行配置。[0056]p_开口部区域131配置为进入U-VCC电位拾取区域122 (也称为第二拾取区域)侦U。通过上述那样配置K开口部区域131，能够使高耐压M0SFET71、71与η缓冲区域104附近的Ρ_硅基板100与η_区域101之间的寄生电容较小。
[0057]η_区域101、η阱区201、ρ阱区102、ρ_开口部区域131的制造工序是共用的。具体而言，例如，在1100°C以上的高温且氮气气氛下同时形成n_区域101、n阱区201、ρ阱区
102、ρ—开口部区域131，使其具有规定的扩散深度。
[0058]接着，在ρ阱区102与η_区域101之间以lE16/cm3到lE19/cm3的表面浓度离子注入硼杂质，以起到高耐压M0SFET71、72的沟道区域或耐压区域的基极区域的作用。在所述沟道区域形成有源极n+区域114、以及标注有与P+接地区域113相同符号的集电极P+区域。
[0059]此外，在所述基极区域形成有第一拾取区域113a、p+接地区域113。然后通过扩散，形成Xj为3.0 μ m到6 μ m左右的ρ基极区域105 (所述沟道区域和所述耐压区域的基极区域两者)。这里，耐压区域是指P+接地区域113与漏极区域103之间，或者P+接地区域113与U-VCC拾取η+区域122之间的η_区域101。所述ρ+接地区域113是作为第一拾取区域的基极拾取P+区域，均使用与P+接地区域113相同的标号进行说明。此外，U-VCC拾取η+区域122是第二拾取区域，并使用相同的标号进行说明。
[0060]此外，以lE16/cm3到lE19/cm3的表面浓度向n_区域101上离子注入磷杂质。然后，通过扩散来形成Xj为1.0 μ m到3 μ m左右的η缓冲区域104。该η缓冲区域104成为负载电阻104a、104b。
[0061]接着，分别向形成 在ρ基极区域105的表面的基极拾取P+区域113和高耐压M0SFET7U72的源极n+区域114，以及形成在η缓冲区域104上的高耐压M0SFET71、72的漏极η+区域103 (也称为η+漏极区域)进行离子注入，使其表面浓度达到lE20/cm3以上。然后，通过扩散进行退火处理，从而使得Xj变为0.5 μ m左右。在该基极拾取ρ+区域113上配置第一拾取电极113a。该第一拾取电极113a与Gnd端子相连接。
[0062]此外，在与漏极n+区域103相同的工序中通过离子注入、退火处理来形成U-VCC拾取n+区域122。在该U-VCC拾取n+区域122上配置第二拾取电极122a，该第二拾取电极122a与U-VCC端子相连接。
[0063]耐压区域设为被该基极拾取ρ+区域113和U-VCC拾取η.区域122夹住的ι区域101。在耐压区域的制造过程中，设有例如由多晶硅形成的高耐压M0SFET71、72的栅极电极115，该栅极电极115经由栅极氧化膜形成在ρ基极区域105上。
[0064]此外，利用铝类材料形成与漏极η+区域103相连接的高耐压M0SFET71、72的漏极电极布线120、与源极η+区域114(也称为η+源极区域)相连接的高耐压M0SFET71、72的源极电极(源极电极布线)121。接着，作为层间绝缘膜，形成由场氧化膜形成的L0C0S151、由TE0S、BPSG等形成的层间绝缘膜(硅氧化膜)152、通过等离子体CVD由硅氧化膜和硅氮化膜形成的钝化膜153。
[0065]此外，在配置在]^开口部区域131上及负载电阻104a、104b (η缓冲区域104)上的层间绝缘膜152a上，利用铝类材料形成与OUT端子相连接的屏蔽层300。OUT端子是配置在高边逻辑电路形成区域的端子，是连接至高边逻辑电路的驱动电源(后述图3的15V电源)的负极侧的端子。此外，该OUT端子是与成为构成逆变器电路的IGBT17U8的中间电位的端子相连接的端子。
[0066]在所述屏蔽层300上再次形成层间绝缘膜152，并形成源极电极121、漏极电极布线120、第一拾取电极113a、第二拾取电极122a，覆盖钝化膜153。由此，在本实施例中，屏蔽层300与所述各电极和电极布线构成2层布线。此外，连接导体a与各电极121、120、113a、122a和各区域113、103、122相连接。该连接导体a与屏蔽层300同时形成。此外，第一拾取电极113a与源极电极121相连接。
[0067]此外，源极电极121连接至Gnd端子、漏极电极布线120连接至漏极端子、第一拾取电极113a连接至Gnd端子、第二拾取电极122a连接至U-VCC端子、屏蔽层300连接至OUT端子。施加在该OUT端子上的电位在图7所示的功率器件(IGBT等)的主电路电源电压Vdc与Gnd之间变动，该功率器件由该高耐压半导体装置(功率IC)自接地电位开始驱动。
[0068]在图1的结构中，通过在成为耐压区域的n_区域101内设置η缓冲区域104，来实现设置在高耐压M0SFET71、72的漏极端子与U-VCC端子之间的用于电平移位电路的负载电阻(也称为电平移位电阻)。该η缓冲区域104即成为电平移位电路的负载电阻104a、104b。根据置位输入信号或复位输入信号，使成为该负载电阻104a、104b的η缓冲区域104中流过高耐压M0SFET71、72的漏极电流。因该漏极电流而产生电压降，向下一级CMOS逻辑电路的栅极(图1的高边逻辑电路部16a中未图示的栅极)传输信号，从而电平移位电路进行工作。
[0069]在图1中，为了方便(图示比例尺的关系等)，将置位侧和复位侧的高耐压M0SFET7U72之间的距离描绘得较短。在实际的布线中，将高耐压M0SFET71和72的漏极η+区域103的间隔隔开几百μ m以上的距离进行布线，从而使得置位侧与复位侧的高耐压M0SFET71、72的漏极彼此不会以低电阻相连接。由此，使得两者间的输入信号的误信号不会被传输。
[0070]使用图3说明本结构对耐压特性的影响。图3是说明图1的P—开口部对耐压特性的影响的图。当漏极电极布线上施加有高电压(例如1200V)时，所有的高耐压M0SFET71和72的源极侧的金属场板(源极电极布线121的向η—区域101上突出的部分)与漏极侧的金属场板(漏极电极布线120的向η—区域上突出的部分)所夹住的耐压区域即η—型区域101以及ρ_开口部区域131完全耗尽，因此对耐压特性没有影响。尤其是，对于ρ_开口部区域131，由于耗尽层从配置在ρ_开口部区域131的两个侧面的η_区域101和ρ_开口部区域131的接合面开始延伸，从而以高于半导体基板100的电位形成均匀的电位梯度。
[0071]当漏极端子及U-VCC端子上施加有高电压(例如1200V)时，为了使该P—开口部区域131不发生击穿，需要防止在ρ_开口部区域131周边形成高浓度的η+区域。例如，将P—开口部区域131与η缓冲区域(扩散层)104隔开几十μ m以上的间隔，从而使得P—开口部区域131附近没有高电场。此外，若p_开口部区域131的开口幅度过大，则p_开口下部不会完全耗尽，从而有可能导致耐压在该P—开口部区域131的下部受到限制，因此优选P_开口部区域131的宽度在IOym到20 μ m左右。
[0072]这里，在本发明中，当高耐压M0SFET71、72的开关状态、尤其是高耐压M0SFET71处于截止状态、高耐压M0SFET72处于导通状态时，为了抑制高耐压M0SFET71的漏极区域侧的P—开口部区域131表面发生N型反转或发生表面击穿，经由绝缘膜在P—开口部区域131上配置与图7所示的OUT电位相连接的屏蔽层300。
[0073]如图3所示，屏蔽层300与OUT端子相连接，其电位被固定为OUT电位。因此，SP使在紧接着从高耐压M0SFET71处于截止状态、高耐压M0SFET72处于导通状态的情况转移到高耐压M0SFET71处于导通状态之后(图11的期间A)，与p_开口部区域131相邻的η区域的电位上升到Vccl (此处为15V左右)，ρ_开口部区域131上的屏蔽层300的电位也变为接地电位。由此，Ρ_开口部区域131的表面不会发生反转。
[0074]在实施例1中，以利用铝类金属材料形成屏蔽层300为例进行了说明，但并不限于此，也可以使用多晶硅或其他导电型材料层来形成。此外，在本发明中，为了缓和上述Ρ_开口部区域131附近的电场，从ρ_开口部区域131的上部开始覆盖上述屏蔽层300。该屏蔽层300覆盖处于U-VCC电位(图7的Vccl电位)的U-VCC电位拾取区域122、高耐压M0SFET71、72的漏极η+区域，并且，使该屏蔽层300重叠并突出至负载电阻104a、104b区域上。[0075]由此，能够使得当高耐压M0SFET71、72的漏极、Vccl电位上升至高电压时，P—开口部区域131附近不会发生雪崩击穿。其结果是，在P—开口部区域131附近没有局部电场强度较高的区域，从而能够实现稳定的耐压特性以及稳定的电平移位动作。
[0076]在上文中，对虽然构成电平移位电路，但在高耐压M0SFET71、72以及漏极n+区域103与高边逻辑电路区域之间设有？_开口部区域131、并将耐压区域(n_区域101)的一部分作为电平移位电阻来使用的情况进行了说明。并且，即使采用P-狭缝区域包围漏极、从而使得到接地电位区域为止完全被隔断的“分区RESURF”结构(专利文献I记载的结构)，通过在漏极电极布线120下方隔着绝缘膜152配置固定为OUT电位(连接至OUT端子)的屏蔽层300，也具有抑制P—狭缝区域表面的N型反转的效果。此外，在图2中，屏蔽层300配置在第二拾取电极122a下方，但这是由于该图是Α-Α’的剖视图，从图1的俯视图可知，屏蔽层300也配置在虚线所示的漏极电极布线120的下方。
[0077]此外，在图1中，为了方便图示，仅在置位信号侧的高耐压M0SFET71的漏极区域侧的K开口部区域131上描绘了屏蔽层300，但实际上，在复位信号侧的高耐压M0SFET72的漏极区域侧的P_开口部区域131上也配置有屏蔽层300。
[0078]此外，屏蔽层300也覆盖在η缓冲区域104上，但也有不覆盖的情况。与屏蔽层300不覆盖η缓冲区域104的情况相比，在屏蔽层300覆盖η缓冲区域104的情况下，能够防止负载电阻104a、104b受到配置在该负载电阻104a、104b上方的未图示的布线的影响而发生电位变动，从而提高了可靠性。
[0079]在上述说明中，对利用杂质的扩散来形成n_区域101的情况进行了说明，但并不限于此。例如，也可以在p_硅基板100上通过外延生长来形成n_区域101，以取代利用杂质扩散形成ι1区域101的方法。在这种情况下，11区域101的杂质浓度在lE14/cm3到1E16/cm3的范围内即可。
[0080]在以下实施例中，即使同样地将由扩散区域形成的n_区域101置换为利用外延生长形成的区域或形成在SOI基板上的n-SOI层，也能获得相同的效果。此外，通过如图1所示那样将屏蔽层300配置在漏极电极布线120的下方，从而能利用屏蔽层300使该漏极电极布线下的η—区域101表面的电位稳定，从而实现耐压和可靠性的提高。
[0081]〈实施例2>
图4是本发明实施例2的高耐压半导体装置主要部分的俯视图。图4中示出在同一半导体基板上形成有包含高耐压N沟道MOSFET的电平移位电路部和具备浮动电位区域的驱动电路的高耐压IC主要部分的俯视图。
[0082]实施例2的高耐压半导体装置与图1所示的实施例1的高耐压半导体装置的不同点在于，与高耐压M0SFET71、72的漏极n+区域欧姆接触的漏极电极布线120不与p_开口部区域131的上部交叉(不跨过)。
[0083]在图4中，漏极电极布线120的电位因高耐压M0SFET71、72的开关状态而经常发生变动。由此，若在漏极电极布线120的正下方存在有？_开口部区域131，则p—开口部区域131的表面浓度变薄，即使在配置有屏蔽层300的情况下也有可能发生N型反转。因此，在本发明中，漏极电极布线120不与p_开口部区域131的上部交叉(不跨过)，漏极电极布线120经由绝缘膜通过位于形成在耐压区域(n_区域101)的U-VCC电位拾取区域122与P.开口部区域131之间的区域上。
[0084]由此，ρ-开口部区域131表面不会发生N型反转，实现了电平移位电阻的稳定，从而实现无论在何种开关状态下都不会发生传输问题的电平移位电路。此外，通过使漏极电极布线120不跨过所述K开口部区域131的上部，而是经由L0C0S151引出至所述耐压区域的上部，从而能够提高耐压特性的可靠性。
[0085]<实施例3>
图5是本发明实施例3的高耐压半导体装置的说明图。图5(a)中示出本发明实施例3的高耐压半导体装置主要部分的俯视图。图5(b)中示出沿图5(a)的Β-Β’线切断而得到的主要部分的剖视图。
[0086]实施例3的高耐压半导体装置与图1所示的实施例1的高耐压半导体装置相比，其不同点在于，在屏蔽层300上没有配置漏极电极布线120，且在负载电阻104a、104b上没有配置屏蔽层300。在实施例3的高耐压半导体装置中，通过按上述方式配置漏极电极布线120，能够在层间绝缘膜152a上以一层布线的方式配置屏蔽层300和漏极电极布线120。由此，根据实施例3的高耐压半导体装置，能够降低制造成本。此外，能够与图1的情况相同地来抑制p_开口部区域131处的漏电流的增加。
[0087]<实施例4>
图6是本发明实施例4的高耐压半导体装置主要部分的俯视图。实施例4的高耐压半导体装置与图4所示的实施例2的高耐压半导体装置相比，其不同点在于没有配置屏蔽层300。在实施例4的高耐压半导体装置中，由于漏极电极布线120没有跨过p_开口部区域131，因此能够提高耐压特性的可靠性。此外，实施例4的高耐压半导体装置与图4所示的实施例2的高耐压半导体装置相比，由于没有配置屏蔽层300，因此能够降低制造成本。
[0088]此外，在上述实施例1?4中，使用硅基板作为半导体基板来进行说明，但使用SiC、GaN等除硅以外的半导体基板也能够获得相同的效果。此外，在上述实施例中，对在半导体基板内形成电平移位电阻的情况进行了说明，但并不限于此，例如，也可以将高边逻辑电路区域中经由绝缘膜形成在半导体基板上的多晶硅电阻作为电平移位电阻。
工业上的实用性
[0089]如上所述，本发明所涉及的高耐压半导体装置尤其适用于具有电平移位电路的高耐压半导体装置，该电平移位电路能够在不进行电位绝缘的情况下从位于接地电位的电路向构成例如PWM逆变器或开关电源等功率逆变用桥式电路的上侧桥臂的功率器件的栅极传输导通/截止信号。
标号说明
[0090]16高边驱动部 16a高边逻辑电路部 71、72 高耐压 MOSFET IOOp-娃基板 IOlrT区域 102p阱区 103漏极n+区域 104η缓冲区域 104a、104b负载电阻 105p基极区域(沟道区域)
113p+接地区域(第一拾取区域)
114源极η.区域
115栅极电极(置位、复位信号侧的栅极) 120漏极电极布线 121源极电极布线
122U-VCC电位拾取区域(第二拾取区域)
122a第二拾取电极
131p_开口部区域
201η阱区
300屏蔽层
【权利要求】
1.一种高耐压半导体装置，包括: 第二导电型阱区，该第二导电型阱区形成在第一导电型半导体基板上，具备逻辑电路形成区域、以及包围该逻辑电路形成区域的耐压区域； 第一导电型阱区，该第一导电型阱区形成在所述半导体基板上，并包围所述耐压区域； 晶体管，该晶体管包括:第二导电型漏极区域，所述第二导电型漏极区域选择性地形成在位于所述耐压区域与所述逻辑电路形成区域之间的所述第二导电型阱区的表面层中、且杂质浓度高于该耐压区域；以及第二导电型源极区域，所述第二导电型源极区域选择性地形成在所述第二导电型阱区的表面层中，所述漏极区域与所述源极区域之间的所述耐压区域为漂移区域，所述第一导电型阱区为基极区域， 开口部区域，该开口部区域局部形成在位于所述漏极区域与所述逻辑电路形成区域之间的所述第二导电型阱区，且所述第二导电型阱区不存在于该开口部区域在深度方向上的整个区域；以及 导电路径，该导电路径电连接所述漏极区域与所述逻辑电路形成区域的逻辑电路，该高耐压半导体装置的特征在于， 具有屏蔽层，该屏蔽层形成在所述开口部区域的表面上所形成的第一绝缘层上，且连接至与所述逻辑电路形成区域的逻辑电路相连接的电源的负极侧。
2.一种高耐压半导体装置，该高耐压半导体装置包括: 第二导电型阱区，该第二导电型阱区形成在第一导电型半导体基板上，具备逻辑电路形成区域、以及包围该逻辑电路形成区域的耐压区域；` 第一导电型阱区，该第一导电型阱区形成在所述半导体基板上，并包围所述耐压区域； 晶体管，该晶体管包括:第二导电型漏极区域，所述第二导电型漏极区域选择性地形成在位于所述耐压区域与所述逻辑电路形成区域之间的所述第二导电型阱区的表面层中、且杂质浓度高于该耐压区域；以及第二导电型源极区域，所述第二导电型源极区域选择性地形成在所述第二导电型阱区的表面层中，所述漏极区域与所述源极区域之间的所述耐压区域为漂移区域，所述第一导电型阱区为基极区域， 开口部区域，该开口部区域局部形成在位于所述漏极区域与所述逻辑电路形成区域之间的所述第二导电型阱区，使得所述第二导电型阱区不存在于该开口部区域在深度方向上的整个区域；以及 导电路径，该导电路径电连接所述漏极区域与所述逻辑电路形成区域的逻辑电路，该高耐压半导体装置的特征在于， 所述导电路径不跨越所述开口部区域。
3.如权利要求1所述的高耐压半导体装置，其特征在于， 所述导电路径经由第二绝缘层形成在所述屏蔽层上，且跨接在所述开口部区域上。
4.如权利要求3所述的高耐压半导体装置，其特征在于， 所述导电路径和所述屏蔽层是形成在同一绝缘层上的导电层。
5.如权利要求1至4的任一项所述的高耐压半导体装置，其特征在于， 包括第二导电型拾取区域，该第二导电型拾取区域在位于所述耐压区域与所述开口部区域之间的所述第二导电型阱区的表面层中、与所述逻辑电路形成区域的电源的高电位侧相连接，所述逻辑电路形成区域形成为与所述漏极区域相分离， 所述屏蔽层经由所述第一绝缘层形成在位于所述漏极区域与所述第二导电型拾取区域之间的表面上。
6.如权利要求5所述的高耐压半导体装置，其特征在于， 包括第二导电型缓冲区域，该第二导电型缓冲区域形成在所述漏极区域与所述第二导电型拾取区域之间，并与这两个区域相接，具有高于所述第二导电型阱区、且低于所述漏极区域以及所述第二导电型拾取区域的杂质浓度。
7.如权利要求1所述的高耐压半导体装置，其特征在于， 所述开口部区域的两端分别到达所述第一导电型阱区，使得形成有所述漏极区域的所述第二导电型阱区与所述`逻辑电路形成区域相分离。
【文档编号】H01L29/78GK103875069SQ201280049864
【公开日】2014年6月18日 申请日期:2012年11月13日 优先权日:2011年11月14日
【发明者】山路将晴, 澄田仁志 申请人:富士电机株式会社