半导体结构的形成方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。

背景技术：
随着半导体集成电路技术的不断发展，半导体器件尺寸和互连结构尺寸不断减小，从而导致金属连线之间的间距在逐渐缩小，用于隔离金属连线的层间介质层也变得越来越薄，这样会导致金属连线之间可能会发生串扰。现在，通过降低金属连线之间层间介质层的介电常数，可有效地降低这种串扰，且低k（介电常数）的层间介质层可有效地降低金属连线之间的电阻电容延迟（RCdelay），故低k材料和超低k材料已越来越广泛地应用于互连工艺的层间介质层中。由于空气是目前能获得的k值最低的材料（k=1.0），在层间介质层中形成空气隙或孔洞，可以有效的降低层间介质层的k值。因此，为了进一步降低k值，层间介质层多采用多孔材料。此外，在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，利用铜工艺制作金属互连线可以降低互连线的RC延迟、改善电迁移等引起的可靠性问题，因此铜互连结构的应用越来越广泛。在公开号为CN101996924A的中国专利申请中可以发现更多关于互连结构的形成方法。现有技术在铜互连结构形成之后，需要在铜互连线上方形成阻挡层，以阻止铜互连线材料的扩散，避免包括铜互连结构的半导体器件发生与时间相关的介质击穿（timedependentdielectricbreakdown，简称TDDB），提高半导体器件的可靠性。但是，在对采用上述技术方案得到的半导体器件进行检测时，发现半导体器件中铜互连线与阻挡层之间的粘附性差，铜互连线与阻挡层易发生剥离，严重影响所形成半导体器件的性能。而且，在后段工艺中，至少要在半导体器件中形成7层以上铜互连线，铜互连线与阻挡层发生剥离极易引起半导体器件的封装失效，所形成半导体器件的成品率低。

技术实现要素：
本发明解决的问题是提供一种半导体结构的形成方法，提高半导体结构中阻挡层与铜金属层之间的粘附性，最终提高半导体结构的性能以及成品率。为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上由下至上依次形成层间介质层和掩膜层；形成贯穿层间介质层和掩膜层厚度的通孔；在所述通孔内形成铜金属层，所述铜金属层的上表面低于所述层间介质层的上表面；在所述铜金属层和掩膜层的上表面以及铜金属层上方通孔的侧壁上形成氮化铝粘附层；在所述氮化铝粘附层上形成第一阻挡层，位于铜金属层上方第一阻挡层的上表面不低于层间介质层的上表面；进行平坦化工艺，至暴露出所述层间介质层。可选的，形成氮化铝粘附层包括：在所述铜金属层和掩膜层的上表面以及铜金属层上方通孔的侧壁上形成铝金属层；对所述铝金属层进行氮气等离子体处理，形成氮化铝粘附层。与现有技术相比，本发明技术方案具有以下优点：在铜金属层上形成第一阻挡层之前，在铜金属层上表面形成氮化铝粘附层，由于氮化铝粘附层与铜金属层和第一阻挡层的粘附性好，可有效提高铜金属层与第一阻挡层的结合度，避免铜金属层和第一阻挡层发生剥离，提高了所形成半导体结构的性能和成品率。进一步的，所述第一阻挡层的材料为含氮的碳化硅或者氮化硅，由于含氮的碳化硅和氮化硅与氮化铝的粘附性好，且氮化铝与铜金属层的粘附性好，位于铜金属层和第一阻挡层之间的氮化铝粘附层可有效提高铜金属层与第一阻挡层的结合度，进而提高所形成半导体结构的性能和成品率。附图说明图1为本发明半导体结构的形成方法一实施方式的流程示意图；图2~图8为本发明半导体结构的形成方法一实施例的示意图。具体实施方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有工艺形成的半导体器件中铜互连线与阻挡层之间的粘附性差，铜互连线和阻挡层易发生剥离，严重影响了所形成半导体器件的性能。而且，现有半导体器件中至少包含7层以上铜互连线，铜互连线与阻挡层发生剥离极易引起半导体器件的封装失效，所形成半导体器件的成品率低。针对上述缺陷，本发明提供了一种半导体结构的形成方法，在形成第一阻挡层之前，先在铜金属层上表面形成与铜金属层和第一阻挡层粘附性好的氮化铝粘附层，以提高铜金属层和第一阻挡层的结合度，避免铜金属层和第一阻挡层发生剥离，进而避免半导体结构在封装过程中失效，提高所形成半导体的性能以及成品率。下面结合附图进行详细说明。参考图1，为本发明半导体结构的形成方法一实施方式的流程示意图，包括：步骤S1，提供半导体衬底，并在所述半导体衬底上由下至上依次形成停止层、层间介质层和掩膜层；步骤S2，形成贯穿所述停止层、层间介质层和掩膜层的通孔；步骤S3，在所述通孔内以及通孔两侧的掩膜层上形成铜金属材料；步骤S4，对所述铜金属材料进行平坦化工艺，至掩膜层上剩余预定厚度的铜金属材料；步骤S5，去除掩膜层上预定厚度的铜金属材料以及通孔内部分厚度的铜金属材料，形成铜金属层，所述铜金属层的上表面低于所述层间介质层的上表面；步骤S6，在所述铜金属层和掩膜层的上表面以及铜金属层上方通孔的侧壁上形成铝金属层；步骤S7，对所述铝金属层进行氮气等离子体处理，形成氮化铝粘附层；步骤S8，在所述氮化铝粘附层上形成第一阻挡层，位于铜金属层上方第一阻挡层的上表面不低于层间介质层的上表面；步骤S9，进行平坦化工艺，至暴露出所述层间介质层；步骤S10，在层间介质层、氮化铝粘附层和第一阻挡层上形成第二阻挡层。参考图2~图8，通过具体实施例对本发明半导体结构的形成方法做进一步说明。参考图2，提供半导体衬底100。所述半导体衬底100的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，本发明对此不做限制。本实施例中，所述半导体衬底100的材料为单晶硅。所述半导体衬底100中可以形成有器件结构（图未示），所述器件结构可以为半导体前段工艺中形成的器件结构，例如MOS晶体管等。继续参考图2，在所述半导体衬底100上由下至上依次形成停止层102、层间介质层104和掩膜层106，并形成贯穿停止层102、层间介质层104和掩膜层106的通孔107。本实施例中，所述停止层102的材料为氮化硅，用于防止后续形成于通孔107内的铜金属层材料扩散至半导体衬底100，形成停止层102的方法为化学气相沉积工艺。在其他实施例中，还可在半导体衬底100上直接形成层间介质层104和掩膜层106，省略在半导体衬底100上形成停止层102的步骤。相应的，在层间介质层104和掩膜层106形成后，形成贯穿层间介质层104和掩膜层106的通孔。所述层间介质层104的材料可为低k材料（介电系数k的范围为3.9~2.8），如SiO2、SiOF、SiCOH、SiO、SiCO、SiCON中的一种或多种。所述层间介质层104的材料还可为超低k材料（介电系数k的范围为2.2~2.8），如黑金刚石（BlackDiamond，BD）等。形成所述层间介质层104的方法可为化学气相沉积工艺。较佳的，在形成层间介质层104之后，形成掩膜层106之前，还包括：在所述层间介质层104中形成空气隙或者孔洞（图未示），以进一步降低层间介质层104的k值，提高层间介质层104的隔离效果，以及降低电阻电容延迟。具体的，可通过对层间介质层104进行紫外线处理，或者以甲基二乙氧基硅烷（Diethoxymethylsilane-C5H14O2Si，简称为DEMS）作为前驱体（precursor）、以松油烯（alpha-terpinene，ATRP）作为成孔剂形成所述孔洞，其具体工艺对本领域技术人员是熟知的，在此不再赘述。所述掩膜层106可为单层结构，如氮化钛单层结构；也可为多层结构，如由下至上依次包括氧化硅硬掩膜层和氮化钛掩膜层的多层结构。本发明对掩膜层106的材料不做限制。本实施例中，所述掩膜层106为氮化钛单层结构。本实施例中，在所述半导体衬底100上由下至上依次形成停止层102、层间介质层104和掩膜层106后，形成贯穿停止层102、层间介质层104和掩膜层106的通孔107时可包括如下步骤：在所述掩膜层106上形成光刻胶层（图未示），所述光刻胶层中形成有与通孔107形状以及位置对应的光刻图形；以所述光刻胶层为掩模，沿光刻图形依次刻蚀所述掩膜层106、层间介质层104和停止层102，至暴露出半导体衬底100，形成通孔107；去除所述光刻胶层。具体的，以所述光刻胶层为掩模，沿光刻图形依次刻蚀所述掩膜层106、层间介质层104和停止层102的方法可为干法刻蚀，其具体工艺为本领域技术人员所熟知，在此不再赘述。需要说明的是，在形成通孔107之后，还可包括：进行清洗工艺，以去除干法刻蚀形成通孔107过程中残留的副产物。参考图3，在图2中所述通孔107内以及通孔107两侧的掩膜层106上形成铜金属材料108a，所述铜金属材料108a填满所述通孔107。本实施例中，形成铜金属材料108a可为铜电镀工艺（electro-copperingplating，简称为ECP），其具体工艺为本领域技术人员所熟知，在此不再赘述。所述铜金属材料108a的厚度为5000埃~7000埃。本实施例中，在形成铜金属材料108a之前，还包括：在通孔107的底部和侧壁以及通孔107两侧的掩膜层106上依次形成第三阻挡层（图未示）和位于第三阻挡层上的籽晶层（图未示）。所述第三阻挡层的材料可以为氮化钽，用于提高后续形成的铜金属材料108a与层间介质层104的结合度，提高所形成半导体结构的电学性能。所述第三阻挡层的形成工艺可以为物理气相沉积，其作为本领域技术人员的公知技术，在此不做赘述。所述籽晶层的材料可以为铜，其作为后续铜电镀工艺中的阴极，以在所述通孔107内形成铜金属材料108a。同时，所述籽晶层还可提高后续形成铜金属材料108a与第三阻挡层之间的粘附性，进而提高所形成半导体结构的性能。所述籽晶层的形成工艺可以为物理气相沉积，其具体的形成工艺作为本领域技术人员的公知技术，在此不做赘述。参考图4，对图3中铜金属材料108a进行平坦化工艺，至剩余通孔107内以及掩膜层106上预定厚度的铜金属材料108b。本实施例中，进行平坦化工艺的方法为化学机械研磨工艺。通过在掩膜层106上剩余预定厚度铜金属材料108b，可避免化学机械研磨工艺对掩膜层106造成损伤。参考图5，去除图4中掩膜层106上预定厚度的铜金属材料108b以及通孔内部分厚度的铜金属材料108b，形成铜金属层108c，所述铜金属层108c的上表面低于所述层间介质层104的上表面。本实施例中，去除图4中掩膜层106上预定厚度的铜金属材料108b以及通孔内部分厚度的铜金属材料108b的方法为湿法刻蚀，所述湿法刻蚀的溶液可为硫酸、氯化钠和双氧水的混合溶液。由于硫酸、氯化钠和双氧水的混合溶液对掩膜层106的刻蚀速率低，掩膜层106能够在湿法刻蚀过程中有效保护位于其下方的层间介质层104免受损伤。在其他实施例中，还可根据掩膜层106的材料选择湿法刻蚀的溶液，在不损伤层间介质层104的前提下，去除掩膜层106上预定厚度的铜金属材料108b以及通孔内部分厚度的铜金属材料108b。由于位于图3中掩膜层106上的大部分铜金属材料108a已通过平坦化工艺去除，位于图4中掩膜层106上铜金属层108b厚度较薄，所需湿法刻蚀的时间较短，有效节约了形成半导体结构的时间。继续参考图5，在所述铜金属层108c和掩膜层106的上表面以及铜金属层上方通孔的侧壁上形成铝金属层110。本实施例中，形成铝金属层110的方法可为物理气相沉积工艺，所述铝金属层110的厚度为50埃~500埃。参考图6，对图5中所述铝金属层110进行氮气等离子体处理，形成氮化铝粘附层112a。本实施例中，进行氮气等离子体处理时，氮气的流量为100sccm~5000sccm，射频电源功率为100W~1500W。在对图5中铝金属层110进行氮气等离子体处理时，铝金属层110中铝原子与氮原子结合形成氮化铝粘附层112a，所形成氮化铝粘附层112a的厚度与铝金属层110的厚度一致，也为50埃~500埃，位于铜金属层108c上氮化铝粘附层112a的上表面低于所述层间介质层104的上表面。参考图7，在图6中所述氮化铝粘附层112a上形成第一阻挡层114a。本实施例中，所述第一阻挡层114a的材料为含氮的碳化硅或者氮化硅，形成第一阻挡层114a的方法可为化学气相沉积工艺，其具体形成工艺为本领域技术人员所熟知，在此不再赘述。由于氮化铝粘附层112a与铜金属层108c、材料为含氮的碳化硅或者氮化硅的第一阻挡层114a粘附性好，使得铜金属层108c与第一阻挡层114a的结合度好，避免第一阻挡层114a和铜金属层108c发生剥离，提高了所形成半导体结构的性能和成品率。本实施例中，所述第一阻挡层114a填满铜金属层108c上方的通孔107。在其他实施例中，还可使位于铜金属层108c上方第一阻挡层114a的上表面与层间介质层104的上表面齐平，或者使位于铜金属层108c上方第一阻挡层114a的上表面略高于层间介质层104的上表面，在保证平坦化后剩余第一阻挡层的上表面与层间介质层104的上表面齐平的前提下，节约了形成半导体结构的时间以及成本。参考图8，对图7中所述第一阻挡层114a、氮化铝粘附层112a和掩膜层106进行平坦化工艺，至露出所述层间介质层104，剩余位于层间介质层104内的氮化铝粘附层112b和第一阻挡层114b。继续参考图8，在层间介质层104、氮化铝粘附层112b和第一阻挡层114b上形成第二阻挡层116。本实施例中，所述第二阻挡层116与第一阻挡层114b的材料相同，也可为含氮的碳化硅或者氮化硅；形成第二阻挡层116的方法可为化学气相沉积工艺，所述第二阻挡层116厚度为500埃~2000埃。所述第二阻挡层116用于防止铜金属层108c材料扩散至后续形成于层间介质层104上方的半导体结构中。需要说明的是，本实施例中，所述铜金属层108c可以是互连线，也可以是金属插塞，在此不做限制。以上实施例中，通过在第一阻挡层114b和铜金属层108c之间形成氮化铝粘附层112b，提高了第一阻挡层114b和铜金属层108c的结合度，避免半导体结构在封装过程中失效，进而提高了所形成半导体的性能以及成品率。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。