具有低接触电阻率的互补金属氧化物半导体及其形成方法
【专利摘要】一种具有低接触电阻率的互补金属氧化物半导体及其形成方法。本发明提供了实施例互补金属氧化物半导体(CMOS)器件和形成CMOS器件的实施例方法。实施例CMOS器件包括n型金属氧化物半导体(NMOS)和p型金属氧化物半导体(PMOS)，其中，该NMOS具有夹置在第一金属接触件和NMOS源极之间以及第二金属接触件和NMOS漏极之间的含钛层，并且该PMOS具有PMOS源极和PMOS漏极，其中，PMOS源极具有朝向第三金属接触件的第一含钛区，且PMOS漏极包括朝向第四金属接触件的第二含钛区。
【专利说明】具有低接触电阻率的互补金属氧化物半导体及其形成方法
【技术领域】
[0001]本发明总体上涉及半导体领域，更具体地，涉及具有低接触电阻率的互补金属氧化物半导体及其形成方法。
【背景技术】
[0002]在集成电路制造过程中，诸如晶体管这样的器件形成在晶圆上并通过多金属化层连接在一起。金属化层包括通孔和互连件，其中，互连件和电通路的作用相同，用于使器件互连。接触件用于将通孔和互连件与器件的源极、漏极和/或栅极连接起来。
[0003]在某些情况中，界面层形成在接触件和器件的源极、漏极或栅极之间。例如，可以使用镍(Ni)金属和硅化工艺形成硅化镍(NiSi)界面层。
[0004]遗憾的是，对于η型和P型器件来说，NiSi界面层的肖特基势垒高度是不均匀的。事实上，整合NiSi界面层的P型器件的肖特基势垒高度大约是0.43电子伏特(eV)，n型器件的肖特基势垒高度大约是0.67eV。当界面层面对高迁移率材料(例如，锗(Ge)、锑化镓(GaSb)、砷化铟(InAs)等)时，η型和p型器件的不对称肖特基势垒高度尤其不适用。
【发明内容】
[0005]为解决上述问题，本发明提供了一种互补金属氧化物半导体(CMOS)器件，包括:n型金属氧化物半导体(NMOS)器件，具有夹置在第一金属接触件和NMOS源极之间以及第二金属接触件和NMOS漏极之间的含钛层；以及P型金属氧化物半导体(PMOS)器件，具有PMOS源极和PMOS漏极，其中，PMOS源极具有朝向第三金属接触件的第一含钛区，PMOS漏极包括朝向第四金属接触件的第二含钛区。
[0006]其中，含钛层是二氧化钛(TiO2)。
[0007]其中，含钛区是钛硅锗(Ti (Si)Ge)。
[0008]其中，含钛区是二锗化钛(TiGe2)15
[0009]其中，NMOS器件和PMOS器件均包括电介质，且含钛层设置在以下位置中的至少一个中:第一金属接触件和电介质之间、第二金属接触件和电介质之间、第三金属接触件和电介质之间、以及第四金属接触件和电介质之间。
[0010]其中，NMOS源极和NMOS漏极包括硅(Si)、磷化硅(SiP)、碳化硅磷(SiCP)和具有第一锗浓度的第一硅锗中的一种，PMOS源极和PMOS漏极包括锗(Ge)、锡化锗(GeSn)和具有第二锗浓度的第二硅锗(SiGe)中的一种，第二浓度高于第一浓度。
[0011]其中，第一金属接触件、第二金属接触件、第三金属接触件和第四金属接触件包括钛(Ti)、铝(Al)、氮化钛(TiN)和钨(W)中的至少一种。
[0012]此外，还提供了一种集成电路，包括:基板，支撑第一栅极结构、第一源极/漏极区、第二栅极结构和第二源极/漏极区，其中，第二源极/漏极区包括含钛区；第一金属接触件和第二金属接触件，第一金属接触件形成在第一源极/漏极区的上方，以及第二金属接触件形成在第二源极/漏极区的上方；电介质，设置在第一栅极结构和第一金属接触件之间以及第二栅极结构和第二金属接触件之间；以及含钛层，夹置在第一金属接触件和第一源极/漏极区之间。
[0013]其中，含钛区是钛硅锗(Ti(Si)Ge)和二锗化钛(TiGe2)中的至少一种，且含钛层是二氧化钛(TiO2)。
[0014]其中，含钛层设置在第一金属接触件和电介质之间。
[0015]其中，含钛层设置在第二金属接触件和电介质之间。
[0016]其中，含钛层设置在沟槽的侧壁上，沟槽包含第一金属接触件和第二金属接触件。
[0017]其中，第一源极/漏极区包括硅(Si)、磷化硅(SiP)、碳化硅磷(SiCP)和具有第一锗浓度的第一硅锗(SiGe)中的一种，以及第二源极/漏极区包括锗(Ge)、锡化锗(GeSn)和具有第二锗浓度的第二硅锗(SiGe)中的一种，第二浓度大于第一浓度。
[0018]此外，还提供了一种形成集成电路的方法，包括:在η型基板中形成第一源极/漏极区以及在P型基板中形成第二源极/漏极区；在η型基板和P型基板的上方形成电介质；在第一源极/漏极区和第二源极/漏极区上方的电介质中蚀刻沟槽；在沟槽中沉积钛；以及进行退火工艺，以在第一源极/漏极区的上方形成二氧化钛(TiO2)并且在第二源极/漏极区中生成含钛区。
[0019]该方法进一步包括在大约300摄氏度到大约500摄氏度之间的温度条件下，进行退火工艺。
[0020]该方法进一步包括在真空环境压力小于大约1*10-7托的条件下，进行退火工艺。
[0021]该方法进一步包括退火工艺进行大约30分钟。
[0022]其中，含钛区包括钛硅锗(Ti(Si)Ge)和二锗化钛(TiGe2)中的一种。
[0023]该方法进一步包括在第一源极/漏极区的上方形成二氧化钛，以及同时在第二源极/漏极区中生成含钛区。
[0024]其中，第一源极/漏极区包括硅(Si)、磷化硅(SiP)、碳化硅磷(SiCP)和具有第一锗浓度的第一硅锗(SiGe)中的一种，第二源极/漏极区包括锗(Ge)、锡化锗(GeSn)和具有第二锗浓度的第二硅锗(SiGe)中的一种，第二浓度大于第一浓度。
【专利附图】
【附图说明】
[0025]为了更全面地理解本发明及其优势，现将结合附图所进行的描述作为参考，其中:
[0026]图1示出了实施例互补金属氧化物半导体(CMOS)器件；
[0027]图2是示出了二氧化钛(TiO2)是一种有效的界面层，用以降低电子亲和能(electron affinity)为大约4电子伏特(eV)的材料的肖特基势鱼高度的示意图；
[0028]图3是示出了锗(Ge)的导电带和二氧化钛(TiO2)的导电带相似的示意图；
[0029]图4是示出了锑化镓(GaSb)的导电带和二氧化钛(TiO2)的导电带相似的示意图；
[0030]图5总结了硅(Si)、锗(Ge)、锑化镓(GaSb)和二氧化钛(TiO2)的电子亲和能(X)和带隙(Eg)；
[0031 ] 图6-图9示出了与图1所示的CMOS器件的NMOS器件和PMOS器件相似的MOS 二极管的实验数据的图像表征；以及[0032]图1Oa-图1Of共同示出了形成图1所示的CMOS器件的过程。
[0033]除非另有说明，否则不同图中的对应数字和符号通常表示对应的部分。绘制图只为了清楚地说明实施例的相关方面，且无需按比例绘制。
【具体实施方式】
[0034]下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
[0035]根据具体环境中的实施例来描述本发明，即，互补金属氧化物半导体(CMOS)器件。然而，本发明也应用于其他集成电路，如，平面金属氧化物半导体场效应晶体管(MOSFET)、双栅极 MOSFET、三栅极 MOSFET、FinFET 等。
[0036]参见图1，其示出了实施例CMOS器件10。如图所示，CMOS器件10通常包括η型金属氧化物半导体(NMOS)器件12和P型金属氧化物半导体(PMOS)器件14。在一个实施例中，NMOS器件12和PMOS器件14形成在ρ型基板16的上方，其中，P型基板16的一部分已经被掺杂，以提供PMOS器件14的η阱18。
[0037]仍参见图1，基板16支撑NMOS器件12中的第一栅极结构20、第一源极22和第一漏极24。基板16也支撑PMOS器件14中的第二栅极结构26、第二源极28和第二漏极30。因为NMOS器件12和PMOS器件14中的源极和漏极的相对位置可以互换，所以每个源极和每个漏极可以统称为源极/漏极区。在一个实施例中，第一源极22、第一漏极24、第二源极28和第二漏极30均外延形成。在一个实施例中，第一栅极结构20和/或第二栅极结构26可以包括间隔件、高k电介质、金属等。
[0038]在一个实施例中，NMOS器件12的第一源极22和第一漏极24包括硅(Si)、磷化硅(SiP)、碳化硅磷(SiCP)、锑化镓(GaSb)或具有相对低的锗浓度的锗化硅硅锗(SiGe)。在一个实施例中，PMOS器件14的第二源极28和第二漏极30包括锗(Ge)、锡化锗(GeSn)、或锗化硅硅锗(SiGe)，其中，SiGe相对于锗化硅硅锗具有高的锗浓度且均适用于第一源极22和第一漏极24。
[0039]仍参见图1，电介质32 (例如，层间电介质)通常形成在位于NMOS器件12和PMOS器件14上的基板16的上方且由该基板16支撑。在一个实施例中，刻蚀停止层(ESL) 34设置在电介质32和基板16之间。如图1所示，电介质32包括含有接触金属38的沟槽36。在一个实施例中，接触金属38包括钛(Ti)、铝(Al)、氮化钛(TiN)、钨(W)或其他合适的接
触金属。
[0040]仍参见图1，含钛层40设置在位于NMOS器件12和PMOS器件14中的每一个中的沟槽36的侧壁上。同样地，含钛层40通常设置在电介质32和接触金属38(例如，接触件)之间。在一个实施例中，含钛层40也形成在位于NMOS器件12中的接触金属38和第一源极22之间以及接触金属38和第一漏极24之间。在一个实施例中，含钛层40形成在PMOS器件14和/或NMOS器件12的顶面的上方。在一个实施例中，含钛层40包括二氧化钛(TiO2)。在一个实施例中，含钛层40的厚度范围介于大约I和大约4纳米(nm)之间。
[0041]除了上述之外，PMOS器件14中的第二源极28和第二漏极30包括含钛区42。如图所示，第二源极28和第二漏极30中的含钛区42通常朝向和/或紧临接触金属38。在一个实施例中，下面的第二源极28和第二漏极30是由硅锗还是锗(Ge)形成，决定了含钛区42是钛硅锗(Ti (Si)Ge)还是二锗化钛(TiGe2)。
[0042]因为NMOS器件12包括含钛层40，且PMOS器件14包括第二源极28和第二漏极30中的含钛区42，且当CMOS器件10与CMOS制造技术和工艺相兼容时，CMOS器件10具有低的接触电阻。事实上，通过使用NMOS器件12和PMOS器件14上的单金属(例如，钛)，肖特基势垒高度(SBH)显著降低，特别是低掺杂物活化材料。
[0043]参见图2，提供的示意图44示出了二氧化钛(TiO2)是一种有效的界面层，用以降低电子亲和能为大约4电子伏特m的材料的肖特基势垒高度。如示意图44所示，硅(Si)的导电带46同二氧化钛(TiO2)和铝(Al)接触件的导电带相似。因此，当二氧化钛(TiO2)设置在硅(Si)和铝(Al)接触件之间时，只需要少量的能量即可实现导电。
[0044]参见图3-图4，提供的示意图48和50示出了锗(Ge)和锑化镓(GaSb)的导电带分别与二氧化钛(TiO2)的导电带相似。同样地，通过使用二氧化钛(TiO2)当作界面层，只需要少量能量就能实现穿过器件的导电效果。图5总结52 了硅(Si)、锗(Ge)、锑化镓(GaSb)和二氧化钛(TiO2)的电子亲和能(X)和导电带(Eg) ο
[0045]参见图6-图9，其示出了与NMOS器件12和PMOS器件14相似的MOS 二极管的实验数据的图像表征54、56、58和60。实验包括通过物理气相沉积(PVD)、后介电退火处理(post-dielectric annealing, PDA)和氮化钛(TiN)或钛(Ti)的接触金属以沉积大约2nm(非原位)的钛(Ti)。如图所示，通过利用二氧化钛(TiO2)作为NMOS器件12和PMOS器件14中的界面层，以实现更好的每伏特电流密度。实际上，当使用二氧化钛(TiO2)时，每伏特电流密度增加了 31%和38%。
[0046]共同参见图1Oa-图1Of，其示出了形成图1所示的CMOS器件10的过程。为了便于说明，分别示出了 NMOS器件12和PMOS器件14。如图1Oa所示，在NMOS器件12中的基板16的上方形成第一栅极结构20、第一源极22和第一漏极24，且在PMOS器件14中的η阱18的上方形成第二栅极结构26、第二源极28和第二漏极30。
[0047]参见图10a，在NMOS器件12中的第一栅极结构20、第一源极22和第一漏极24，以及PMOS器件14中的第二栅极结构26、第二源极28和第二漏极30的上方或周围形成刻蚀停止层(ESL) 34和电介质32。接着，如图1Ob所示，在位于NMOS器件12中的第一源极22和第一漏极24以及位于PMOS器件14中的第二源极28和第二漏极30上方的电介质32中刻蚀沟槽36。
[0048]参见图10c，在NMOS器件12和PMOS器件14的上方沉积单金属层，如钛(Ti)层62。在一个实施例中，通过物理气相沉积(PVD)沉积钛层62。如图所示，钛层62通常涂覆在电介质32的顶面和沟槽36的侧壁上。钛层62也覆盖NMOS器件12中的第一源极22和第一漏极24以及PMOS器件14中的第二源极28和第二漏极30。
[0049]参见图10d，进行退火工艺(如箭头所示)。在一个实施例中，在温度范围介于大约300摄氏度和大约500摄氏度之间、真空环境压力低于大约1*10_7托和/或持续大约30分钟的条件下，进行退火工艺。在一个实施例中，在不同的条件下或使用不同的参数进行退火工艺。
[0050]参见图1Oe,退火工艺同时形成含钛层40和含钛区42。如图所不,含钛层40位于NMOP器件12和PMOS器件14中的电介质32的顶面和沟槽36的侧壁上。含钛层40也形成在NMOS器件12的第一源极22和第一漏极24的上方。如图所示，含钛区42形成在PMOS器件14的第二源极28和第二漏极30之中。很显然，含钛层40和含钛区42分别降低了 NMOS器件12和PMOS器件14中的源极/漏极的接触电阻。
[0051]参见图1Of，在含钛层40和含钛区42的上方以及NMOS器件12和PMOS器件14的沟槽36内沉积接触金属38。之后，例如，通过化学机械平面化(CMP)工艺去除接触金属38的上部，以形成如图1所示的CMOS器件10的NMOS器件12和PMOS器件14。
[0052]由上所述，应该认识到，图1所示的实施例CMOS器件10具有许多优点和益处。例如，CMOS器件10提供了低接触电阻以及易于与CMOS技术集成。此外，CMOS器件10使用单金属(如，钛)的η型和ρ型接触件，以有效地降低肖特基势垒高度，特别是低掺杂物活化材料。导电和价带(valence band)的自动带对齐给CMOS器件10带来了益处，以降低接触电阻率。
[0053]一个实施例互补金属氧化物半导体(CMOS)器件包括η型金属氧化物半导体(NMOS)器件和ρ型金属氧化物半导体(PMOS)器件，其中，NMOS器件具有夹置在第一金属接触件和NMOS源极之间以及第二金属接触件和NMOS漏极之间的含钛层，且PMOS器件具有PMOS源极和PMOS漏极，其中，PMOS源极具有朝向第三金属接触件的第一含钛区，且PMOS漏极包括朝向第四金属接触件的第二含钛区。
[0054]实施例集成电路包括支撑第一栅极结构、第一源极/漏极区、第二栅极结构和第二源极/漏极区的基板，其中，第二源极/漏极区包括含钛区、形成在第一源极/漏极区上方的第一金属接触件以及形成在第二源极/漏极区上方的第二金属接触件。在第一栅极结构和第一金属接触件之间以及第二栅极结构和第二金属接触件之间设置有电介质，且含钛层夹置在第一金属接触件和第二源极/漏极区之间。
[0055]形成集成电路的实施例方法包括:在η型基板中形成第一源极/漏极区和在P型基板中形成第二源极/漏极区；在11型基板和P型基板的上方形成电介质；在位于第一源极/漏极区和第二源极/漏极区上方的电介质中刻蚀沟槽；在沟槽中沉积钛；以及进行退火工艺，以在第一源极/漏极区的上方形成二氧化钛(TiO2)并且在第二源极/漏极区中生成含钛区。
[0056]虽然本发明提供了示例性实施例，但是本说明书并不构成限制意义。通过参照本说明书，示例性实施例的不同修改和组合以及其他实施例，对本领域普通的技术人员来说是显而易见的。因此，所附权利要求包括了这样的修改或实施例。
【权利要求】
1.一种互补金属氧化物半导体(CMOS)器件，包括: η型金属氧化物半导体(NMOS)器件，具有夹置在第一金属接触件和NMOS源极之间以及第二金属接触件和NMOS漏极之间的含钛层；以及 P型金属氧化物半导体(PMOS)器件，具有PMOS源极和PMOS漏极，其中，所述PMOS源极具有朝向第三金属接触件的第一含钛区，所述PMOS漏极包括朝向第四金属接触件的第二含钛区。
2.根据权利要求1所述的CMOS器件，其中，所述含钛层是二氧化钛(TiO2)。
3.根据权利要求1所述的CMOS器件，其中，所述含钛区是钛硅锗(Ti(Si)Ge)。
4.根据权利要求1所述的CMOS器件，其中，所述含钛区是二锗化钛(TiGe2)。
5.根据权利要求1所述的CMOS器件，其中，所述NMOS器件和所述PMOS器件均包括电介质，且所述含钛层设置在以下位置中的至少一个中:所述第一金属接触件和所述电介质之间、所述第二金属接触件和所述电介质之间、所述第三金属接触件和所述电介质之间、以及所述第四金属接触件和所述电介质之间。
6.根据权利要求1所述的CMOS器件，其中，所述NMOS源极和所述NMOS漏极包括硅(Si)、磷化硅(SiP)、碳化硅磷(SiCP)和具有第一锗浓度的第一硅锗中的一种，所述PMOS源极和所述PMOS漏极包括锗(Ge)、锡化锗(GeSn)和具有第二锗浓度的第二硅锗(SiGe)中的一种，所述第二浓度高于所述第一浓度。
7.根据权利要求1所述的CMOS器件，其中，所述第一金属接触件、所述第二金属接触件、所述第三金属接触件和所述第四金属接触件包括钛(Ti)、铝(Al)、氮化钛(TiN)和钨(W)中的至少一种。
8.—种集成电路，包括: 基板，支撑第一栅极结构、第一源极/漏极区、第二栅极结构和第二源极/漏极区，其中，所述第二源极/漏极区包括含钛区； 第一金属接触件和第二金属接触件，所述第一金属接触件形成在所述第一源极/漏极区的上方，以及所述第二金属接触件形成在所述第二源极/漏极区的上方； 电介质，设置在所述第一栅极结构和所述第一金属接触件之间以及所述第二栅极结构和所述第二金属接触件之间；以及 含钛层，夹置在所述第一金属接触件和所述第一源极/漏极区之间。
9.根据权利要求8所述的集成电路，其中，所述含钛区是钛硅锗(Ti(Si)Ge)和二锗化钛(TiGe2)中的至少一种，且所述含钛层是二氧化钛(TiO2)。
10.一种形成集成电路的方法，包括: 在η型基板中形成第一源极/漏极区以及在P型基板中形成第二源极/漏极区； 在所述η型基板和所述P型基板的上方形成电介质； 在所述第一源极/漏极区和所述第二源极/漏极区上方的电介质中蚀刻沟槽； 在所述沟槽中沉积钛；以及 进行退火工艺，以在所述第一源极/漏极区的上方形成二氧化钛(TiO2)并且在所述第二源极/漏极区中生成含钛区。
【文档编号】H01L21/8238GK103915438SQ201310105573
【公开日】2014年7月9日 申请日期:2013年3月28日 优先权日:2012年12月28日
【发明者】万幸仁, 柯志欣, 吴政宪, 时定康, 林浩宇 申请人:台湾积体电路制造股份有限公司