半导体测试结构及测试方法
【专利摘要】一种半导体测试结构及测试方法，所述半导体测试结构包括：第一梳状测试电极和第二梳状测试电极，所述第一梳状测试电极和第二梳状测试电极的梳齿金属线交错相嵌；位于所述第一梳状测试电极和第二梳状测试电极之间的蛇形测试电极，所述蛇形测试电极将第一梳状测试电极和第二梳状测试电极的梳齿金属线相隔离，且所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极电学隔离；所述蛇形测试电极的两端与第一测试端相连接，所述蛇形测试电极的中间位置与第二测试端相连接，且所述第一测试端和第二测试端相连接。由于所述第一测试端和第二测试端相连接，使得所述蛇形测试电极各个位置的电压相等，可以提高测试结果的精确性。
【专利说明】半导体测试结构及测试方法
【技术领域】
[0001]本发明涉及半导体测试领域，特别涉及一种半导体测试结构及测试方法。
【背景技术】
[0002]现有的半导体技术中，通常使用多层金属互连线结构使得各种器件电学连接，所述金属互连线之间利用绝缘性能良好的介质材料电隔离。多层金属互连线结构的可靠性测试对于整个IC制造工艺良率、产品性能和可靠性而言都是至关重要的，其中，与时间相关的介质击穿(Time dependent Dielectric Breakdown, TDDB)特性的可靠性测试为可靠性测试中极为重要的测试项目，与时间相关的介质击穿测试包括两种方式:恒定电压TDDB和斜坡电压TDDB，通过测试相应的击穿时间和击穿电压来表征相邻的金属互连线之间击穿特性。
[0003]在现有技术的一个实施例中，采用如图1所示的测试结构测试金属互连线之间介质击穿特性。在图1所示的测试结构中，第一梳状测试电极10和第二梳状测试电极20相对设置，且所述第一梳状测试电极10和第二梳状测试电极20的梳齿金属线交错相嵌，一条蛇形测试电极30将第一梳状测试电极10和第二梳状测试电极20的梳齿金属线相隔离，所述梳齿金属线与蛇形测试电极之间的间距是根据设计规则而设定的，即为当前设计规则所规定的互连线间的最小间距。在测试过程中，对所述蛇形测试电极30的一端施加斜坡测试电压，所述蛇形测试电极30的另一端浮空，并将第一梳状测试电极10和第二梳状测试电极20接地，测量所述两个梳状测试电极与蛇形测试电极间的漏电流，斜坡测试电压逐步增加，当漏电流陡然上升时，说明两个梳状测试电极与蛇形测试电极之间介质被击穿，所述使漏电流陡然上升的斜坡测试电压为两个梳状测试电极与蛇形测试电极之间的击穿电压。由于所述测试结构的蛇形测试电极30位于第一梳状测试电极10和第二梳状测试电极20之间，与实际集成电路中金属互连线的布图设计更为接近，使得所述击穿电压的测试结果与实际集成电路中相邻的金属互连线之间的击穿电压值相仿。但利用所述测试结构获得的测试结果仍不是很精确。
【发明内容】
[0004]本发明解决的问题是提供一种半导体测试结构及测试方法，可以进一步提高测试结果的精确性。
[0005]为解决上述问题，本发明提供一种半导体测试结构，包括:基底，位于所述基底表面的第一层间介质层；位于所述第一层间介质层表面的第一梳状测试电极和第二梳状测试电极，所述第一梳状测试电极和第二梳状测试电极相对设置且所述第一梳状测试电极和第二梳状测试电极的梳齿金属线交错相嵌；位于所述第一梳状测试电极和第二梳状测试电极之间的蛇形测试电极，所述蛇形测试电极将第一梳状测试电极和第二梳状测试电极的梳齿金属线相隔离，且所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极电学隔离；所述蛇形测试电极的两端与第一测试端相连接，所述蛇形测试电极的中间位置与第二测试端相连接，且所述第一测试端和第二测试端相连接。
[0006]可选的，还包括:位于所述基底和第一层间介质层之间的第一金属层，位于第一金属层表面且贯穿第一层间介质层的第一导电插塞，所述蛇形测试电极位于第一导电插塞表面且所述第一导电插塞对应于蛇形测试电极的位置，与所述蛇形测试电极两端的第一导电插塞相连接的第一金属层作为第一测试端，与所述蛇形测试电极中间位置的第一导电插塞相连接的第一金属层作为第二测试端。
[0007]可选的，所述第一导电插塞与蛇形测试电极相接触的位置均匀分布于所述蛇形测试电极表面。
[0008]可选的，还包括:位于所述第一层间介质层表面的第二层间介质层，位于所述蛇形测试电极表面且贯穿所述第二层间介质层的第二导电插塞和位于所述第二导电插塞、第二层间介质层表面的第二金属层，所述第二导电插塞对应于蛇形测试电极的位置，与所述蛇形测试电极两端的第二导电插塞相连接的第二金属层作为第一测试端，与所述蛇形测试电极中间位置的第二导电插塞相连接的第二金属层作为第二测试端。
[0009]可选的，所述第二导电插塞与蛇形测试电极相接触的位置均匀分布于所述蛇形测试电极表面。
[0010]可选的，还包括:位于所述第一测试端、第二测试端之间的二极管，所述二极管的阳极与第一测试端相连接，所述二极管的阴极与第二测试端相连接。
[0011]可选的，所述第一梳状测试电极、第二梳状测试电极电学连接。
[0012]可选的，所述第一梳状测试电极、第二梳状测试电极和蛇形测试电极的材料为铜或招。
[0013]可选的，所述第一梳状测试电极、第二梳状测试电极与蛇形测试电极之间的间距为当前设计规则所规定的互连线间的最小间距。
[0014]本发明还提供了一种采用上述半导体测试结构的测试方法，包括:在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加测试电压，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试。
[0015]可选的，所述介质击穿测试包括恒定电压与时间相关的介质击穿测试和斜坡电压与时间相关的介质击穿测试。
[0016]本发明还提供了一种采用上述半导体测试结构的测试方法，包括:在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加正的测试电压，使得二极管导通，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试；在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加负的测试电压，使得二极管截止，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试；根据两次测试的测试结果判断在蛇形测试电极的各个位置电压相同对介质击穿测试的影响。
[0017]可选的，所述介质击穿测试包括:恒定电压与时间相关的介质击穿测试和斜坡电压与时间相关的介质击穿测试。
[0018]可选的，在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加正的测试电压为:在所述第一测试端施加正的击穿测试电压，所述第一梳状测试电极、第二梳状测试电极接地；或者所述第一测试端接地，在所述第一梳状测试电极、第二梳状测试电极施加负的击穿测试电压。
[0019]可选的，在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加负的测试电压为:在所述第一测试端施加负的击穿测试电压，所述第一梳状测试电极、第二梳状测试电极接地；或者所述第一测试端接地，在所述第一梳状测试电极、第二梳状测试电极施加正的击穿测试电压。
[0020]与现有技术相比，本发明的技术方案具有以下优点:
[0021]由于所述半导体测试结构的蛇形测试电极的两端与第一测试端相连接，所述蛇形测试电极的中间位置与第二测试端相连接，且所述第一测试端和第二测试端相连接，当电压施加在所述第一测试端上时，所述蛇形测试电极的各个位置的电压都相同，不需要考虑蛇形测试电极的长度对最终测试结果的影响，从而提高了测试结果的精确度。
【专利附图】
【附图说明】
[0022]图1是现有技术的测试结构的结构示意图；
[0023]图2是利用如图1所述的测试结构获得的蛇形测试电极不同位置的电压分布曲线图；
[0024]图3?图8是本发明实施例的半导体测试结构的结构示意图。
【具体实施方式】
[0025]在利用如图1所示的测试结构对两个梳状测试电极与蛇形测试电极之间进行介质击穿的可靠性测试时，发明人发现不同长度的蛇形测试电极对应获得的击穿电压或击穿时间有所不同。
[0026]为此，发明人经过实验测试，发现这主要是由于蛇形测试电极不同位置对应的电压不同造成的。现有技术对如图1所示的测试结构进行测试时，只在所述蛇形测试电极的两端同时施加测试电压，或者在蛇形测试电极的一端施加测试电压、另一端浮空，理论上整个蛇形测试电极的电压值应该都相同，但由于两个梳状测试电极与蛇形测试电极之间不可避免会有漏电流产生，会导致所述蛇形测试电极两端的电压与蛇形测试电极中间位置的电压不相同。请参考图2，其中的虚线为两个梳状测试电极接地、在所述蛇形测试电极的两端同时施加18V的测试电压时，所述蛇形测试电极不同位置的电压分布曲线。其中的实线为两个梳状测试电极接地，在所述蛇形测试电极的一端施加18V的测试电压，所述蛇形测试电极的另一端浮空，所述蛇形测试电极不同位置的电压分布曲线。当蛇形测试电极的长度越长，所述蛇形测试电极的最低电压值越低，使得不同位置的梳状测试电极与蛇形测试电极之间的测试电压不相同，因此不同长度的蛇形测试电极对应的击穿电压、击穿时间各不相同，使得最终的测试结果不精确。
[0027]为此，本发明实施例提供了一种半导体测试结构及检测方法，所述半导体测试结构的蛇形测试电极的两端与第一测试端相连接，所述蛇形测试电极的中间位置与第二测试端相连接，且所述第一测试端和第二测试端相连接，使得所述蛇形测试电极的各个位置的电压都相同，不需要考虑蛇形测试电极的长度对最终测试结果的影响，从而提高了测试结果的精确度。
[0028]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0029]本发明第一实施例首先提供了一种半导体测试结构，请参考图3和图4，图3为本发明实施例的半导体测试结构的结构示意图，图4为如图3所示的半导体测试结构沿AA’线的剖面结构示意图，具体包括:基底100，位于所述基底100表面的第一金属层110，位于所述第一金属层110和基底100表面的第一层间介质层120,位于所述第一金属层110表面且贯穿第一层间介质层120的第一导电插塞130 ;位于所述第一层间介质层120表面的第一梳状测试电极140和第二梳状测试电极150，所述第一梳状测试电极140和第二梳状测试电极150相对设置且所述第一梳状测试电极140和第二梳状测试电极150的梳齿金属线交错相嵌；位于所述第一梳状测试电极140和第二梳状测试电极150之间的蛇形测试电极160，所述蛇形测试电极160将第一梳状测试电极140和第二梳状测试电极150的梳齿金属线相隔离，且所述蛇形测试电极160位于所述第一导电插塞130表面,所述第一导电插塞130与蛇形测试电极160的位置相对应；所述第一导电插塞130相连接的第一金属层110作为蛇形测试电极160的第一测试端SI和第二测试端S2，其中，与所述蛇形测试电极160的两端的第一导电插塞130相连接的第一金属层110作为第一测试端SI，与所述蛇形测试电极160的中间位置的第一导电插塞130相连接的第一金属层110作为第二测试端S2，使得所述蛇形测试电极160的两端与第一测试端SI相连接，所述蛇形测试电极160的中间位置与第二测试端S2相连接，且所述第一测试端SI和第二测试端S2通过第一金属层110相连接；利用所述第一层间介质层120将所述蛇形测试电极160与两侧的第一梳状测试电极140、第二梳状测试电极150电学隔离。
[0030]具体的，所述基底100至少包括半导体衬底，所述基底100还可以包括位于半导体衬底表面的半导体器件以及一层或多层层间介质层，所述半导体衬底可以为硅衬底、锗衬底、绝缘体上硅衬底等，所述层间介质层内可以具有金属互连结构。在本实施例中，所述基底100表面形成有第一金属层110。
[0031]所述第一金属层110、第一梳状测试电极140、第二梳状测试电极150和蛇形测试电极160的材料为铝或铜，所述第一导电插塞130的材料为钨或铜。
[0032]所述第一层间介质层120包括至少一层层间介质层，且所述第一层间介质层120的材料为氧化硅或低K介电材料等，所述低K介电材料为介电常数低于3.9的介电材料。
[0033]在本实施例中，所述第一梳状测试电极140、第二梳状测试电极150与蛇形测试电极160之间的间距为当前设计规则所规定的互连线间的最小间距，从而可以利用所述半导体测试结构测试最小间距下的互连线间的击穿特性。在其他实施例中，所述第一梳状测试电极、第二梳状测试电极与蛇形测试电极之间的间距也可以根据测试需要进行适当选择，在此不作具体限定。
[0034]在本实施例中，所述第一梳状测试电极140、第二梳状测试电极150单独施加测试电压。在其他实施例中，所述第一梳状测试电极、第二梳状测试电极也可以电学连接后同时施加测试电压。
[0035]在本实施例中，所述第一导电插塞130与蛇形测试电极160相接触的位置均匀分布于所述蛇形测试电极160的下表面，使得蛇形测试电极各个位置的电压都相等。在其他实施例中，所述第一导电插塞与蛇形测试电极相接触的位置也可以不均匀地分布于所述蛇形测试电极的下表面。
[0036]在本实施例中，所述第一测试端SI和第二测试端S2通过第一金属层110相连接，使得所述第一测试端SI和第二测试端S2的电压值相同。由于所述第二测试端S2与蛇形测试电极160的中间位置相连接，所述第一测试端SI与蛇形测试电极160的两端相连接，因此所述蛇形测试电极160不同位置的电压都相同，不需要考虑蛇形测试电极160的长度对最终测试结果的影响，从而提高了测试结果的精确度。
[0037]在其他实施例中，请参考图5，为本发明另一实施例的半导体测试结构的结构示意图，所述第一测试端SI和第二测试端S2之间还可以具有二极管170，所述二极管170的阳极与第一测试端SI相连接，所述二极管170的阴极与第二测试端S2相连接。由于二极管具有单向导通特性，当所述第一测试端SI的电压高于所述第一梳状测试电极140和第二梳状测试电极150的电压时，即使蛇形测试电极160中间位置的电压可能低于蛇形测试电极160两端的电压，即第二测试端S2的电压可能低于第一测试端SI的电压，但由于二极管170会因为施加有正向电压而导通，因此最终所述第二测试端S2的电压与第一测试端SI的电压相等，蛇形测试电极160中间位置的电压与蛇形测试电极160两端的电压相等。
[0038]而当所述第一测试端SI的电压低于所述第一梳状测试电极140和第二梳状测试电极150的电压时，由于蛇形测试电极160中间位置的电压会高于蛇形测试电极160两端的电压，即第二测试端S2的电压高于第一测试端SI的电压，二极管170会因为施加有反向电压而截止，因此最终所述第二测试端S2的电压与第一测试端SI的电压不相等，蛇形测试电极160中间位置的电压与蛇形测试电极160两端的电压不相等，则本实施例的半导体测试结构相当于现有技术中未具有第二测试端的测试结构。因此，利用所述一个半导体测试结构，通过控制所施加的测试电压的不同，可以分别形成蛇形测试电极160不同位置的电压相同或不同的两种测试结构，分别检测所述两种测试结构的击穿特性，从而可以比较出蛇形测试电极160的电压是否处处相等对测试结构的影响程度，有利于提高所述半导体测试结构的测试精确度。
[0039]在另一实施例中，请参考图6和图7，图6为本发明另一实施例的半导体测试结构的结构示意图，图7为如图6所示的半导体测试结构沿BB’线的剖面结构示意图，具体包括:基底200,位于所述基底200表面的第一层间介质层220,位于所述第一层间介质层220表面的第一梳状测试电极240和第二梳状测试电极250，所述第一梳状测试电极240和第二梳状测试电极250相对设置且所述第一梳状测试电极240和第二梳状测试电极250的梳齿金属线交错相嵌；位于所述第一梳状测试电极240和第二梳状测试电极250之间的蛇形测试电极260，所述蛇形测试电极260将第一梳状测试电极240和第二梳状测试电极250的梳齿金属线相隔离；位于所述第一层间介质层220表面的第二层间介质层280，位于所述蛇形测试电极260表面且贯穿所述第二层间介质层280的第二导电插塞230,位于所述第二导电插塞210和第二层间介质层280表面的第二金属层210,所述第二导电插塞230与蛇形测试电极260的位置相对应；与所述第二导电插塞230相连接的第二金属层210作为蛇形测试电极260的第一测试端SI和第二测试端S2，其中，与所述蛇形测试电极260的两端的第二导电插塞230相连接的第二金属层210作为第一测试端SI,与所述蛇形测试电极260的中间位置的第二导电插塞230相连接的第二金属层210作为第二测试端S2，使得所述蛇形测试电极260的两端与第一测试端SI相连接，所述蛇形测试电极260的中间位置与第二测试端S2相连接，且所述第一测试端SI和第二测试端S2通过第二金属层210相连接；利用所述第一层间介质层220将所述蛇形测试电极260与两侧的第一梳状测试电极240、第二梳状测试电极250电学隔离。
[0040]在其他实施例中，请参考图8，为本发明另一实施例的半导体测试结构的结构示意图，所述第一测试端SI和第二测试端S2之间还可以具有二极管270，所述二极管270的阳极与第一测试端SI相连接，所述二极管270的阴极与第二测试端S2相连接。利用所述一个半导体测试结构，通过控制所施加的测试电压的不同，可以分别形成蛇形测试电极260不同位置的电压相同或不同的两种测试结构，分别检测所述两种测试结构的击穿特性，从而可以比较出蛇形测试电极260的电压是否处处相等对测试结构的影响程度，有利于提高所述半导体测试结构的测试精确度。
[0041]本发明第二实施例还提供了一种采用如图3或图6所示的半导体测试结构的测试方法，包括:在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加测试电压，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试。
[0042]所述介质击穿测试为与时间相关的介质击穿(TDDB)测试，包括两种方式:恒定电压TDDB和斜坡电压TDDB。
[0043]当采用恒定电压TDDB进行介质击穿测试时，在所述第一测试端和第一梳状测试电极、第二梳状测试电极之间施加恒定电压，测量所述两个梳状测试电极与蛇形测试电极间的漏电流，经过一定的时间后，当漏电流陡然上升时，说明两个梳状测试电极与蛇形测试电极之间介质被击穿，所述施加恒定电压的总时间即为击穿时间，利用所述击穿时间的长短来表征两个梳状测试电极与蛇形测试电极之间的击穿特性。
[0044]当采用斜坡电压TDDB进行介质击穿测试时，在所述第一测试端和第一梳状测试电极、第二梳状测试电极之间施加斜坡电压，测量所述两个梳状测试电极与蛇形测试电极间的漏电流，经过一定的时间后，当漏电流陡然上升时，说明两个梳状测试电极与蛇形测试电极之间介质被击穿，所述使漏电流陡然上升的斜坡电压为两个梳状测试电极与蛇形测试电极之间的击穿电压，利用所述击穿电压的大小来表征两个梳状测试电极与蛇形测试电极之间的击穿特性。
[0045]由于如图3或图6所示的半导体测试结构的第一测试端与第二测试端直接相连，对第一测试端与第一梳状测试电极、第二梳状测试电极之间的电压方向没有限定，因此，既可以将所述第一梳状测试电极、第二梳状测试电极接地，在第一测试端施加正的击穿测试电压或负的击穿测试电压，也可以在所述第一梳状测试电极、第二梳状测试电极施加正的击穿测试电压或负的击穿测试电压，第一测试端接地。由于所述第一测试端和第二测试端相连接，所述蛇形测试电极的各个位置的电压都相等，不需要考虑蛇形测试电极的长度对最终测试结果的影响，使得利用本发明实施例的半导体测试结构所测得的击穿电压可以更好地模拟实际情况下相邻互连线之间的击穿电压，从而提高了测试结果的精确度。
[0046]本发明第三实施例还提供了另一种采用如图5或图8所示的半导体测试结构的测试方法，包括:
[0047]在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加正的测试电压，使得二极管导通，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试；
[0048]在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加负的测试电压，使得二极管截止，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试；
[0049]根据两次测试的测试结果判断在蛇形测试电极的各个位置电压相同对介质击穿测试的影响。
[0050]具体的，所述介质击穿测试为与时间相关的介质击穿(TDDB)测试，包括两种方式:恒定电压TDDB和斜坡电压TDDB，利用所述介质击穿测试获得蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极之间的击穿时间和击穿电压。所述与时间相关的介质击穿(TDDB)测试的具体方法请参考第二实施例中的相关描述，在此不作赘述。
[0051]由于二极管具有单向导通特性，在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加正的测试电压，二极管导通，所述正的测试电压具体包括:将所述第一梳状测试电极、第二梳状测试电极接地，在第一测试端施加正的击穿测试电压，或者在所述第一梳状测试电极、第二梳状测试电极施加负的击穿测试电压，第一测试端接地。由于二极管导通，第一测试端和第二测试端的电压相等，因此所述蛇形测试电极的各个位置的电压都相等，此时，利用所述半导体测试结构测得的击穿电压和击穿时间的精确性较高。
[0052]而在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加负的测试电压，二极管截止，所述负的测试电压具体包括:将所述第一梳状测试电极、第二梳状测试电极接地，在第一测试端施加负的击穿测试电压，或者在所述第一梳状测试电极、第二梳状测试电极施加正的击穿测试电压，第一测试端接地。由于二极管截止，相当于只在所述蛇形测试电极的两端施加测试电压，由于蛇形测试电极与第一梳状测试电极、第二梳状测试电极之间具有漏电流，因此，所述蛇形测试电极的各个位置的电压不相等，此时，利用所述半导体测试结构测得的击穿电压和击穿时间的精确性较低。
[0053]通过比较所述两次测试获得的击穿电压和击穿时间，可以判断出在蛇形测试电极的各个位置电压是否相同对介质击穿测试的影响。且由于所述蛇形测试电极的各个位置电压是否相同对介质击穿测试的影响的测试是在同一个半导体测试结构中进行，只需改变其中几个测试端的测试电压，测试成本较低。
[0054]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种半导体测试结构,其特征在于,包括:基底，位于所述基底表面的第一层间介质层；位于所述第一层间介质层表面的第一梳状测试电极和第二梳状测试电极，所述第一梳状测试电极和第二梳状测试电极相对设置且所述第一梳状测试电极和第二梳状测试电极的梳齿金属线交错相嵌；位于所述第一梳状测试电极和第二梳状测试电极之间的蛇形测试电极，所述蛇形测试电极将第一梳状测试电极和第二梳状测试电极的梳齿金属线相隔离，且所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极电学隔离；所述蛇形测试电极的两端与第一测试端相连接，所述蛇形测试电极的中间位置与第二测试端相连接，且所述第一测试端和第二测试端相连接。
2.如权利要求1所述的半导体测试结构，其特征在于，还包括:位于所述基底和第一层间介质层之间的第一金属层，位于第一金属层表面且贯穿第一层间介质层的第一导电插塞，所述蛇形测试电极位于第一导电插塞表面且所述第一导电插塞对应于蛇形测试电极的位置，与所述蛇形测试电极两端的第一导电插塞相连接的第一金属层作为第一测试端，与所述蛇形测试电极中间位置的第一导电插塞相连接的第一金属层作为第二测试端。
3.如权利要求2所述的半导体测试结构，其特征在于，所述第一导电插塞与蛇形测试电极相接触的位置均匀分布于所述蛇形测试电极表面。
4.如权利要求1所述的半导体测试结构，其特征在于，还包括:位于所述第一层间介质层表面的第二层间介质层，位于所述蛇形测试电极表面且贯穿所述第二层间介质层的第二导电插塞和位于所述第二导电插塞、第二层间介质层表面的第二金属层，所述第二导电插塞对应于蛇形测试电极的位置，与所述蛇形测试电极两端的第二导电插塞相连接的第二金属层作为第一测试端，与所述蛇形测试电极中间位置的第二导电插塞相连接的第二金属层作为第二测试端。
5.如权利要求4所述的半导体测试结构，其特征在于，所述第二导电插塞与蛇形测试电极相接触的位置均匀分布于所述蛇形测试电极表面。
6.如权利要求1所述的半导体测试结构，其特征在于，还包括:位于所述第一测试端、第二测试端之间的二极管，所述二极管的阳极与第一测试端相连接，所述二极管的阴极与第二测试端相连接。
7.如权利要求1所述的半导体测试结构，其特征在于，所述第一梳状测试电极、第二梳状测试电极电学连接。
8.如权利要求1所述的半导体测试结构，其特征在于，所述第一梳状测试电极、第二梳状测试电极和蛇形测试电极的材料为铜或铝。
9.如权利要求1所述的半导体测试结构，其特征在于，所述第一梳状测试电极、第二梳状测试电极与蛇形测试电极之间的间距为当前设计规则所规定的互连线间的最小间距。
10.一种采用如权利要求1所述的半导体测试结构的测试方法，其特征在于，包括: 在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加测试电压，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试。
11.如权利要求10所述的测试方法，其特征在于，所述介质击穿测试包括恒定电压与时间相关的介质击穿测试和斜坡电压与时间相关的介质击穿测试。
12.—种采用如权利要求6所述的半导体测试结构的测试方法，其特征在于，包括: 在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加正的测试电压，使得二极管导通，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试； 在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加负的测试电压，使得二极管截止，对所述蛇形测试电极与两侧的第一梳状测试电极、第二梳状测试电极进行介质击穿测试； 根据两次测试的测试结果判断在蛇形测试电极的各个位置电压相同对介质击穿测试的影响。
13.如权利要求12所述的测试方法，其特征在于，所述介质击穿测试包括:恒定电压与时间相关的介质击穿测试和斜坡电压与时间相关的介质击穿测试。
14.如权利要求12所述的测试方法，其特征在于，在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加正的测试电压为:在所述第一测试端施加正的击穿测试电压，所述第一梳状测试电极、第二梳状测试电极接地；或者所述第一测试端接地，在所述第一梳状测试电极、第二梳状测试电极施加负的击穿测试电压。
15.如权利要求12所述的测试方法，其特征在于，在所述第一测试端与第一梳状测试电极、第二梳状测试电极之间施加负的测试电压为:在所述第一测试端施加负的击穿测试电压，所述第一梳状测试电极、第二梳状测试电极接地；或者所述第一测试端接地，在所述第一梳状测试电极、第二梳状测试电极施加正的击穿测试电压。
【文档编号】H01L23/544GK104183574SQ201310206572
【公开日】2014年12月3日 申请日期:2013年5月22日 优先权日:2013年5月22日
【发明者】甘正浩, 冯军宏 申请人:中芯国际集成电路制造(上海)有限公司