SiGe异质结双极晶体管的制作方法
【专利摘要】本发明提供了一种SiGe异质结双极晶体管的设计方法，属于微电子与固体电子领域。该方法涉及基区锗含量的分布方式，具体分为第一阶区，梯度区以及第二阶区。其中第一，二阶区的锗含量值恒定，梯度区的锗含量值呈线性递增。在没有增加基区锗总含量的条件下，本发明基区锗含量分布的SiGe异质结双极晶体管器件的电流增益温度稳定性更好，厄尔利电压高，使得厄尔利电压积更高，扩大了器件的应用范围。与此同时，在并未损失太大的器件特征频率情况下，增加了击穿电压，从而提高了器件的品质因子。
【专利说明】SiGe异质结双极晶体管
【技术领域】
[0001]本发明涉及一种SiGe异质结双极晶体管(HBT)，特别涉及一种提高SiGe异质结双极晶体管器件性能的基区锗含量分布方法。
【背景技术】
[0002]SiGe HBT以“能带工程”为基础，是目前国内外研究的重点器件之一。SiGe异质结晶体管中基区掺入锗组分后，可以调节器件基区锗组分来获得较高的电流增益。另外，当锗掺入基区后，器件的厄尔利电压增加；同时禁带宽度的减小使基区中感应出电场，减小了基区渡越时间，从而提高了器件的截止频率。因此，SiGe异质结晶体管具有高频率，低功耗，低噪声等特点，并且能与传统Si工艺及CMOS工艺相兼容的优点。
[0003]现有技术的SiGe异质结晶体管基区锗含量分布常采用矩形分布，三角形以及梯形分布的方法。这些分布方式在基区锗组分总含量相同的情况下，虽然能够获得较高的电流增益β，但会损失很多的厄尔利电压Va，从而极大减少厄尔利电压积βνΑ。同时，伴随着温度的变化，其电流增益的温度稳定性波动较大。另外，现有技术中为提高器件击穿电压BV.，常以损失较大的特征频率fT。
[0004]为了不增加基区锗总含量导致SiGe层到达临界厚度，从而发生弛豫的现象。因此，本发明希望提出一种基区锗含量分布的方法，在基区锗组分总含量相同的条件下，提高SiGe HBT器件的电流增益温度稳定系数以及厄尔利电压Va，从而提高厄尔利电压积β VA。同时，希望在不损失太多特征频率&的情况下，提高击穿电压BV.，以提高器件的品质因子。
[0005]图1示出了现有技术的SiGe异质结晶体管基区锗含量分布的三个示例，这三个示例分为矩形分布2，三角形分布4，以及梯形分布6。为保证基区掺入锗的总含量相同，因此三个示例中的锗含量可设定如下:
[0006]现有技术中矩形锗含量分布方式2示例中锗组分为12% ;现有技术中三角形锗含量分布方式4示例中的锗组分为靠近发射极一侧基区的锗含量Xtl为6%，靠近集电极基区的锗含量Xffb为18% ;现有技术中梯形锗含量分布方式6示例中锗组分设定为靠近发射极一侧基区的锗含量Xtl为6%，梯形拐点处Y0处于基区位置为2Wb/3，靠近集电极基区的锗含量Xffb为 15%。
[0007]尽管现有技术中矩形锗含量分布2可获得很高的电流增益，但由于基区不存在渐变的锗含量分布，缺少了内置漂移电场。该内置漂移电场能够在基极区域加速载流子的输运，从而减少基区渡越时间提高器件的特征频率。因此，示例中矩形分布2器件的特征频率以及厄尔利电压最小。
[0008]为了保持现有技术SiGe HBT渐变锗含量产生的漂移电场，本发明提出了对现有SiGeHBT基区锗含量分布方法的修改，该方法能够改善现有SiGe HBT器件的性能。
【发明内容】
[0009]本发明旨在通过改变SiGe HBT基区锗含量分布来改善器件电流增益的温度稳定性，并提闻器件的厄尔利电压积β Va以及品质因子
[0010]为了达到上述目的，本发明一种SiGe异质结双极晶体管包括集电极区域，基极区域，发射极区域，其特征在于:所述基极区域包含SiGe层的锗含量分布为阶梯式递增分布方式，SiGe层的平均锗含量不超过20%。；
[0011]所述基极区域包含SiGe层分为第一阶区8，梯度区10，以及第二阶区12 ；
[0012]所述第一阶区8的锗含量大于0，锗含量值恒定，并且锗含量值不超过12% ；
[0013]所述第一阶区8的宽度大于0，且小于基区宽度的50%;
[0014]所述梯度区10的锗含量分布为线性递增分布，锗含量起始值等于第一阶区8的锗
含量值；
[0015]所述梯度区的宽度大于0，且小于基区宽度的50% ；
[0016]所述第二阶区12的锗含量值大于第一阶区8锗含量值，锗含量值恒定；
[0017]第二阶区12的锗含量值不超过30% ；
[0018]所述第二阶区12宽度大于0，且小于基区宽度的50%。
[0019]有益效果
[0020]图3示出了本发明SiGe HBT器件基区锗含量阶梯式分布在不同温度下电流增益的TCAD特性曲线，与现有技术基区锗含量分布相比，本发明器件的电流增益β对温度敏感性降低了。
[0021]图4不出了本发明锗含量阶梯式分布与现有技术锗含量分布SiGe HBT器件的βνΑ曲线，可以看出，本发明的锗含量阶梯式分布极大提高了器件的厄尔利电压积。
[0022]本发明提出一种SiGe异质结晶体管基区锗含量分布的方法，提高了 SiGe HBT器件电流增益的温度稳定性，扩大了器件的应用范围；同时提高了器件的厄尔利电压\以及厄尔利电压积βνΑ。并在未损失太多器件特征频率的情况下，增加了器件的击穿电压BV.，从而提高了器件的品质因子fT*BV.。按照本发明，通过改变异质结晶体管薄基区锗含量分布而获得器件性能的提高，在没有增加锗的总含量情况下，不会导致SiGe层接近临界厚度，避免了发生弛豫的现象。
【专利附图】
【附图说明】
[0023]图1示出了现有技术中SiGe异质结晶体管基区锗含量分布的示例图。
[0024]图2示出了根据本发明SiGe异质结晶体管基区锗含量分布的实施例图。
[0025]图3示出根据本发明的基区锗含量分布器件的电流增益随温度变化曲线图，与现有技术的SiGe异质结晶体管基区锗组分的作比较。
[0026]图4示出了本发明基区锗含量分布与现有技术锗含量分布器件厄尔利电压积在不同温度范围内的曲线图。
【具体实施方式】
[0027]本发明实施例的制造方法除了基区SiGe层区域的外延步骤不同于现有技术的方法外，其他步骤均同于现有技术，以常用的LOCOS隔离工艺为例来说明这种SiGe异质结晶体管的实施。[0028]1、在10?20 Ω.cm P型〈100〉硅材料上采用行业通行方法形成光刻对位标识；
[0029]2、在第I步所述硅材料上采用行业通用的方法进行850°C的干氧化，厚度为40nm，再进行行业通用的方法进行N型埋层NBL套刻，进行带胶NBL埋层砷注入，注入剂量为3 X IO1Vcm3,注入能量为IOOKeV,完成NBL注入后，采用行业通用的注入后去胶方法去除光刻胶，进行行业通用的方法进行NBL推进，温度为1150°C，时间180分钟，气氛为惰性氮气气氛；
[0030]3、在第2步工艺基础上，采用行业通用的方法进行P型埋层PBL套刻，进行带胶PBL埋层硼注入，注入剂量为5 X IO1Vcm3,注入能量为150KeV，完成NBL注入后，采用行业通用的注入后去胶方法去除光刻胶；
[0031]4、在第3步工艺基础上，采用行业通用的方法漂光氧化层，再采用行业通用的RPCVD方法进行N型硅外延，电阻率为0.4 Ω.cm,外延层厚度为0.6 μ m ;
[0032]5、在第4步外延工艺完成的基础上，采用行业通用的方法进行850°C干氧化，氧化层厚度为30nm，再采用行业通用的方法进行LPCVD的氮化硅生长，厚度为lOOnm，然后采用行业通用的方法光刻LOCOS隔离区，采用行业通用的干法氮化硅刻蚀方法刻蚀掉晶体管有源区外的氮化硅，再采用行业通用的套刻方法，进行晶体管有源区以外的隔离沟阻带胶硼注入，注入剂量为3 X IO1Vcm3,注入能量为60KeV，完成注入后，采用行业通用的注入后去胶方法去除光刻月父；
[0033]6、在第5步工艺基础上，采用行业通用的水汽氧化方法进行场区氧化，温度为IOOO0C,氧化层厚度为600nm-700nm,完成场区氧化后,采用行业通用的湿法去除氮化娃方法进行氮化硅剥离；
[0034]7、在第6步工艺基础上，采用行业通用的套刻方法，进行集电极带胶磷注入，注入剂量为4X IO1Vcm3，注入能量为150KeV，完成注入后，采用行业通用的注入后去胶方法去除光刻胶，去胶后采用行业通用的退火方法进行900°C的惰性氮气气氛30分钟的退火激活工艺；
[0035]8、在第7步工艺基础上，采用行业通用的湿法腐蚀方法，去掉晶体管有源区(即基区，集电区)氧化层，露出晶体管有源区硅表面，再采用行业通用的干氧化方法进行薄氧化，温度为850°C，氧化层厚度为30nm，然后在再采用行业通用的LPCVD多晶淀积方法进行多晶淀积，温度为550°C，多晶厚度为50nm-70nm，采用行业通用的光刻方法光刻出基区，采用通用的方法干法刻蚀掉50nm-70nm多晶，并以多晶硅为掩膜，用通用的湿法方法腐蚀掉30nm氧化层；
[0036]9、在第8步工艺基础上，采用行业通用的RPCVD的SiGe外延方法进行SiGe基区外延，SiGe基区外延的Ge分布采用本发明特征方法，为与现有技术中基区锗含量分布示例中锗的总含量一致，本发明锗含量分布方式的一个实施例为:在靠近发射极处第一阶区8均匀分布的锗含量为6%，梯度拐点Y1处于SiGe基区位置为Wb/3，第一阶区8的厚度取为13nm ;靠近集电极处第二阶区12均匀分布的锗含量为18%，第二阶区12的厚度取为13nm ；SiGe基区中部10的梯度区锗含量为梯度分布，靠近Y1端锗含量为6%，靠近Y2端锗含量为18%，梯度拐点Y2处于基区位置为2Wb/3，梯度区的厚度取为14nm，并且SiGe基区中部10进行均匀分布的硼掺杂，浓度为4el9，基区SiGe分布如图2所示；
[0037]10、在第9步工艺基础上，采用行业通用的光刻方法，光刻并干法刻蚀掉除开内外基区以外的SiGe层及下面50nm-70nm的多晶层，再采用行业通用的方法进行PECVD淀积二氧化硅，厚度为90nm-lIOnm,采用行业通用的方法进行LPCVD多晶缓冲层，温度为550°C，厚度为50nm-70nm,用通用的光刻方法光刻出发射极窗口，用通用的干法刻蚀掉50nm-70nm多晶，并干法刻蚀掉70nm-90nm的PECVD 二氧化娃,再用通用的湿法刻蚀掉20nm-30nm 二氧化
娃，露出基区娃表面；
[0038]11、在第10步工艺基础上，采用行业通用的方法进行原位磷掺杂发射极多晶硅生长，温度630°C,厚度为150nm,多晶方块电阻小于20欧姆每方块,米用通用方法光刻出发射极，再干法刻蚀掉发射极以外的原位磷掺杂及50nm-70nm衬垫多晶娃；
[0039]12、在第11步工艺基础上，采用行业通用的方法再光刻出基极和集电极接触孔，干法刻蚀掉100-120nm的PECVD和部分热氧化层，再湿法腐蚀掉30nm氧化层；
[0040]13、在第12步工艺基础上，采用行业通用的方法溅射50nm厚的钼，进行550°C钼退火及钼剥离，然后再派射IOOnm钛及50nm氮化钛层以及500nm的AlCuSi金属层,采用通用方法光刻并干法刻蚀出发射极，基极，集电极金属电极，再用通用的方法进行400°C氮氢合金15分钟，最后完成器件的制作。
[0041]上述步骤中省略了众所周知的、明显的行业通用的清洗、去胶等简单过程，这对于本领域的一般技术人员是常规的，这里不作具体详细进行说明。
【权利要求】
1.一种SiGe异质结双极晶体管，包括集电极区域，基极区域，发射极区域；其中所述基极区域包含SiGe层，所述SiGe层的锗含量分布为阶梯式递增分布方式，SiGe层的平均锗含量不超过20%。
2.如权利要求1所述的SiGe异质结双极晶体管，其特征在于:所述基区SiGe层的锗含量为阶梯式递增分布，具体可以分为第一阶区(8)，梯度区(10)，以及第二阶区(12)。
3.如权利要求2所述的一种SiGe异质结双极晶体管，其特征在于所述第一阶区(8)的锗含量大于0，含量值恒定。
4.如权利要求3所述的SiGe异质结双极晶体管，其特征在于所述第一阶区(8)的锗含量值不超过12%。
5.如权利要求3所述的SiGe异质结双极晶体管，其特征在于所述第一阶区(8)的宽度大于O,且小于基区宽度的50%。
6.如权利要求2所述的SiGe异质结双极晶体管，其特征在于所述梯度区(10)的锗含量分布为线性递增分布，锗含量起始值等于第一阶区(8)的锗含量值。
7.如权利要求6所述的SiGe异质结双极晶体管，其特征在于所述梯度区(10)的宽度大于O,且小于基区宽度的50%。
8.如权利要求2所述的SiGe异质结双极晶体管，其特征在于所述第二阶区(12)的锗含量值大于第一阶区(8)锗含量值，含量值恒定。
9.如权利要求8所述的SiGe异质结双极晶体管，其特征在于所述第二阶区(12)的锗含量值不超过30%。
10.如权利要求8所述的SiGe异质结双极晶体管，其特征在于所述第二阶区(12)宽度大于O,且小于基区宽度的50%。
【文档编号】H01L29/08GK103441142SQ201310370791
【公开日】2013年12月11日 申请日期:2013年8月22日 优先权日:2013年8月22日
【发明者】杨永晖, 张志华, 刘玉奎, 谭开洲, 钟怡, 张静, 申钧, 崔伟, 梁俊昌 申请人:中国电子科技集团公司第二十四研究所