Mim电容器及其制造方法

Mim电容器及其制造方法
【专利摘要】一种集成电路，包括：支撑物，在支撑物上方的至少三个金属层，该金属层包括具有顶板的顶部金属层和具有底板的底部金属层，在顶板和底板之间的介电材料，以便形成电容器，以及在支撑物上的多个氧化物层，该氧化物层包括顶部氧化物层，每个氧化物层各自覆盖相应的金属层。顶部氧化物层覆盖顶部金属层以及具有开口，通过该开口暴露至少部分顶板。一种通过提供具有金属和氧化物层的支撑物形成集成电路的方法，包括底板，形成腔体暴露底板，用介电材料填充腔体，应用具有顶板的另外的金属层和另外的氧化物层，以及形成开口以暴露顶板。
【专利说明】MIM电容器及其制造方法
【技术领域】
[0001]本发明涉及包括集成电容器的装置，设备和方法。
【背景技术】
[0002]集成电容器适用于汽车应用，包括汽车隔离设备，该汽车隔离设备允许不同电压域之间电信号的安全传输。用于汽车应用的设备必须强大和稳定，因为汽车服务可以是高要求的，乘客和电子设备必须得到保护，运营环境可能是恶劣的。
[0003]各种技术可以用来隔离电路，已知的有光学隔离，电感隔离和电容隔离。电容隔离，特别适合汽车服务。
[0004]更具体地，许多用于电动车和混合动力车(电驱动的车辆)的汽车应用需要高压信号隔离器，高压信号隔离器可以被集成在芯片上。该隔离器可以是单芯片或多芯片设计。本发明针对适用于这种汽车隔离应用的易于集成的高压电容器。本发明并不限于这样的应用，而是可以用在具有跨越不同电压域的电子信号的任何地方，如在海洋和航空应用中。
[0005]例如，信号电路可以在电路之间的信号路径上使用电容耦合从而彼此电位隔离。这样隔离的结果是，电路在独立的电压域中工作，该电压域通过共同的地电压电平不以彼此为参考。因此，不同的电压域之间可能会产生大的电压差。电位隔离被用于各种不同的应用中的这种不同的电压域之间发送信号。例如，可以在多个集成电路芯片中提供电位隔离，这些集成电路芯片可以位于同一封装中，或在不同的封装中。在使用电位隔离技术的集成电路之间可以传递信号。
[0006]一种电位隔离的方法是在两个电路之间的信号路径中使用电容器，从而在传输高频信号时阻止DC电压和减弱低频信号。这种电容器可以是集成电路的一部分，该电容器具有电容器极板和电容器电介质，该电容器极板形成在集成电路制造工艺的金属I至金属5(或金属6)层中，该电容器电介质形成为在金属I至金属5层之间的部分绝缘级(金属I层以下的电介质不足以承受可能会遇到的高电压)。然而，在CMOS的后端，所使用的电介质对低电容进行了优化，与击穿强度相协调。
[0007]双通道，双向双模光电隔离器是已知的采用MM电容器以提供所需的信号隔离。
[0008]由于IC制造工艺的性质，大量的电介质接口常常出现在金属I和顶部金属(例如金属5)层之间(金属层的具体数目是示例性的，应当理解，同样的问题会出现而不管所涉及的层的数量)。这种电介质接口对于具有层间电容器的设备的长期运行会产生可靠性问题。
[0009]虽然在IC设备的层内形成电容器是已知的，但是在IC制造工艺中(例如，CMOS)可能的材料和配置，意味着这样的集成电容器具有相对低的击穿电压。此外，物理空间的限制可能使其难以在制造的IC中实现具有所需的击穿电压的电容器。
[0010]例如，平行板电容器可与集成电路(IC)中的其他的电路一起实现，该实现方法是使用多个金属层的IC制造的常规方法(例如，CMOS)。术语“金属层”，可以理解为，并不需要一个完整的金属区域，相反，它包含图案化的金属的平面区域(例如，在IC中电连接各种设备的配线可以由一个或多个金属层形成，可能通过层内通孔连接)。两个电容器极板在IC的不同金属层中实现，并通过介电层隔开。所得到的平行板电容器的击穿电压部分取决于介电层的厚度。对于较高电压的应用，可以通过增加介电层的厚度以提供更大的击穿电压。但是，可以制造多厚的介电层存在限制，在一些CMOS工艺中，可以实现的最大的电介质厚度约5-10微米。对于某些应用，该厚度是不足以提供一种具备所需的击穿电压的电容器用于符合要求的操作。
[0011]由于对于某些应用(例如汽车应用)在隔离电压域之间可能发生大的电压差，可能是数千伏瞬变的级别，因此希望增加MIM电容器的击穿电压，该MIM电容器由在隔离器设备中使用的IC制造技术制作。

【发明内容】

[0012]与已知的技术相比，本发明在集成电路中形成MM电容器时，允许使用具有优化性能和较高电击穿强度的介电材料。
[0013]本发明涉及一种集成电路，具有支撑物，布置在支撑物上方的至少三个金属层，该金属层包括具有顶板的顶部金属层和具有底板的底部金属层，设置在顶板和底板之间的介电材料以形成电容器，布置在支撑物上的多个氧化物层，这些氧化物层包括顶部氧化物层，每个氧化物层分别覆盖相应的金属层。顶部氧化物层覆盖顶部金属层并具有开口，通过该开口暴露至少部分顶板。
[0014]该集成电路还可以包括覆盖顶部氧化物层的钝化层，该钝化层具有开口，通过该开口暴露部分顶板。
[0015]此外，在该集成电路中，顶部金属层是顶端的金属层以及底部金属层是CMOS N层金属结构的金属I层，N是金属层的数量。
[0016]该集成电路可以是这样的，顶部金属层是顶端的金属层以及底部金属层是BiCMOS器件结构和双极型器件结构之一的最低的金属层。
[0017]集成电路可以满足下列条件中的至少一个:介电材料具有与氧化物层不同的组成；介电材料是连续的并且没有多个接口 ；介电材料具有比每个氧化物层的电击穿强度更大的电击穿强度。
[0018]集成电路也可以有布置在埋氧化物层上的绝缘体上硅层，和，可选地，布置在绝缘体上硅层中的浅沟槽隔离元件和介质沟槽隔离元件中的至少一个。
[0019]在集成电路中，介电材料的顶部毗邻顶板，和，从上往下看，毗邻的介电材料的顶部延伸超出顶板。
[0020]在集成电路中，介电材料的底部毗邻底板，和，从上往下看，底板超出毗邻的介电材料的底部。
[0021]一种在集成电路中形成MIM电容器的方法，包括以下步骤:提供具有支撑物的工件，至少有三个金属层布置在支撑物上方，金属层包括具有底板的底部金属层，多个氧化物层布置在支撑物上，氧化物层包括顶部氧化物层，每个氧化物层各自覆盖相应的金属层，形成腔体穿过金属层和氧化物层以暴露底板，用介电材料填充腔体。该方法还包括在腔体上方应用另外的金属层，另外的金属层包括顶板，顶板与介电材料接触，在另外的金属层上形成另外的氧化物层，形成开口穿过另外的氧化物层和另外的金属层，以暴露顶板。[0022]该方法可以包括在形成开口的步骤之前在另外的氧化物层上形成钝化层的步骤，其中，该开口穿过钝化层。
[0023]此外，该方法可以包括在用介电材料填充腔体的步骤之后，平坦化介电材料的步骤。可以通过CMP执行平坦化。
[0024]在该方法中，形成腔体的步骤可以包括掩模，然后干法蚀刻。
[0025]形成开口的步骤可以包括掩模，然后干法蚀刻。
[0026]该方法还可以包括将电导体附接到暴露的顶板的步骤。
[0027]该方法是CMOS N层金属工艺的一部分，N是金属层的数量
[0028]在该方法中，另外的金属层是顶端的金属层以及底部金属层是最低的金属层，在BiCMOS工艺和双极型工艺之一中形成另外的金属层和底部金属层。
[0029]在该方法中，介电材料的顶部毗邻顶板，从上往下看，毗邻的介电材料的顶部延伸超出顶板。
[0030]在该方法中，介电材料的底部毗邻底板，并且，从上往下看，底板超出毗邻的介电材料的底部。
【专利附图】

【附图说明】
[0031]下文中，参照在附图中示出的实施例将更详细地描述本发明，这些描述是说明性的，并不是对本发明限定。
[0032]图1示出了根据本发明的的MIM电容器的截面图；
[0033]图2示出了根据本发明的部分完成的基板，该基板将被进一步处理用于得到图1所示的MIM电容器；
[0034]图3-7示出了由图2所示的基板形成为图1所示的MIM电容器的各步骤的截面图；
[0035]图8示出了 MM电容器制造方法的流程图。
【具体实施方式】
[0036]本发明寻求增加MIM电容器的纵向击穿电压，该MIM电容器形成于IC设备的后段工艺中。这是通过在IC的金属I和顶部金属(金属N)层的腔体中提供MIM电容器来实现。要做到这一点，在部分完成的IC器件中形成腔体，然后在该腔体中形成MIM电容。
[0037]图1示出了根据本发明的一个实施例构成的MIM电容器2。MIM电容器2包括介电材料层31，该介电材料层31设置在顶板33和底板25之间，优选地，介电材料增强电击穿强度。作为非限制性示例，优选地，可以使用具有高击穿特性的SiOJt为介电材料。其他高性能的介电材料如Ta2O5, ZrO2, RuO2, ZrO2和有机聚合物以及以后发现的合适的介电材料也可以使用。如图所示，MIM电容器2是多层集成电路(IC)结构的一部分，并嵌入多层集成电路(IC)结构中，该多层集成电路(IC)结构在晶圆上，并且，MIM电容器比任何单个氧化物层9、11、13、15实质上更厚。
[0038]因此，优选地，介电材料31具有不同于氧化物层9、11、13和15(或者可以使用相同的材料)的组成。
[0039]图1所示的结构的一个好处是介电材料31没有接口-它是连续的。这样就避免了上面提到的多个接口的问题。
[0040]优选地，介电材料31的电击穿强度大于在设备上的其它介电层(氧化物层9，11，13，15)的电击穿强度。
[0041]前面三个段落中提到的方面，可以提高MM电容器2的可靠性，优选地，(但不是必须)这些方面可以一起使用。
[0042]图1所示的多层IC结构，可以通过已知的5-金属CMOS工艺形成。在这样的CMOS工艺中，埋氧化层(B0X)3形成在作为支撑物的晶圆I上。然后，绝缘体上硅衬底5形成在BOX层3上。使用已知的掩模和蚀刻技术，中沟槽隔离(MTI)元件21a，21b被形成为延伸穿过SOI衬底5到BOX层3上，和浅沟槽隔离元件23形成在SOI衬底5上并且在MTI元件21a，21b之间。MTI和STI元件的使用本身是已知的，例如，如美国专利7884440中所描述的。
[0043]另一种埋氧化层出(《)7被布置在501衬底5^1'1元件21&、2113，和51'1元件23的上方。
[0044]同时，STI元件23与BOX层3和7的使用，有助于减少寄生电容。
[0045]金属I层结构，包括金属I层元件19a和底板25 (可能的话，额外的结构，例如连接线，未示出)，被布置在BOX层7上，并且金属I层元件19a通过形成在BOX层7中的通孔17与SOI衬底5电连接。氧 化物层9覆盖金属I层结构。底板25优选地连接到IC的其他组件。这样的连接，可以通过合适的图案化金属I层，底板25是金属I层的一部分，和通过导电通孔(未示出)将金属I层的部件与IC中的其它金属层(及相关的IC组件)互联。
[0046]根据已知的CMOS工艺，连续的氧化层11，13，15，27，及其相关联的金属2层至金属5层的兀件19b, 19c, 19d, 19e形成在氧化物层9的上方。金属5层包括金属5层兀件19e和顶板33。这些金属层中的每一个可能包括额外的结构，例如连接线(未示出)。应当理解，这里和任何下面讨论的具体金属层仅是示例而非限制-本发明可以采用更多或更少的金属层和相应的制造工艺。通过非限制性的例子，顶板33优选地形成在最顶层，或至少在较高的金属层。
[0047]如图1所不,底板25的尺寸优选地大于电介质31,电介质31大于顶板33,这样的配置将减少或消除在顶板33的拐角处的高电场。然而，如果需要，底板25和顶板33可以大小相同，或顶板33可以大于底板25。也就是说，在不脱离本发明的情况下，其它壁的形状也是可以的。
[0048]如图所示，导电通孔17b，17c，17d和17e与金属层的元件19b，19c，19d和19e电连接，形成电保护环的一部分(为简单起见，并牢记图1是对称结构的一侧截面视图，相应的MM电容器2的另一侧的保护环结构已被省略)。
[0049]如图1和以下讨论所示，最上面的氧化层27优选地比其它氧化物层9，11，13，15更厚。通过非限制性示例的方式，该层可以是Si02。
[0050]钝化层29覆盖和保护最上层的氧化物层27和它下面的结构。通过非限制性的例子，钝化层29优选地是Si3N4(此材料提供划伤保护)。总之，层27和29形成钝化堆栈。可选地，另一保护层如富硅氧化物可以设置在氧化物层27和钝化层29 (优选地总是在顶层用于划伤保护)之间。
[0051]开口 35延伸穿过钝化层29和氧化层27到顶板33。可以很容易电连接到顶板33的暴露部分，例如，通过已知的或以后发现的引线接合(未示出)或任何其它合适的连接技术。
[0052]由于MIM电容器的介电层31与氧化物层9，11，13和15结合起来几乎一样厚，和传统电容器一样，通过相邻的金属层形成电容器上极板和下极板，因此电容器的纵向击穿电压可以增加到大大超出传统MIM电容器。
[0053]本发明前述的CMOS器件仅是作为示例的方式，而不是限制。本发明还可以用于BiCMOS和双极型器件。
[0054]参考图2-8将讨论一种制造如图1所示的MIM电容器的方法。
[0055]该方法以图2所示的步骤SI和IC结构的装配开始。图2中所示的部分形成的IC设备4使用已知的CM0S5-金属工艺制造。图2示出了第四金属层被氧化层15覆盖后的设备；第五金属层将被应用，这与图8的步骤SI相对应。设备4包括形成在晶圆I上的埋氧化层(BOX) 3。绝缘体上硅衬底(SOI) 5形成在BOX层3上。中沟槽隔离(MTI)元件21a，21b穿过SOI衬底5到BOX层3，以及浅沟槽隔离元件23形成在SOI衬底5上，MTI元件21a，21b之间。另外的埋氧化物层(BOX) 7布置在SOI衬底5，MTI元件21a、21b，以及STI元件23的上方。金属I层，包括金属I层兀件19a和底板25,设置在BOX层7上,金属I层兀件19a通过形成在BOX层中的通孔17与SOI衬底5电连接。氧化物层9覆盖金属I层。氧化物层9位于连续的氧化物层11、13、15、27，和相关联的金属层元件(金属2至金属4) 19b,19c，19d的下方。导电通孔17b，17c，17d和17e用于层间电连接。
[0056]接着，如图3所示，与图8的步骤S3相对应，由合适的抗蚀剂制成的刻蚀掩模材料层37应用在氧化物层15上，并图案化以限定开口 39，开口 39的区域中形成MM电容。
[0057]在步骤S5中，通过选择性蚀刻，优选地是干法蚀刻，导致如图4所示的结构。通过非限制性的例子，可以采用SiO2干法蚀刻。在步骤S5中的蚀刻除去蚀刻掩模材料37和未被蚀刻掩模材料37覆盖的氧化物层9、11、13和15 (在蚀刻范围内的任何金属I到金属4的部分也将被去除)。在已知的方式中，如果，在氧化物蚀刻中，工艺显示选择性，并且氧化层9、11、13和15所期望的区域被去除后，留下一些蚀刻掩模材料37 (抗蚀剂)，可以使用抗蚀剂剥离操作(例如，湿法，干法或两者都用)去除剩余的抗蚀剂。这暴露了底板25。优选地，蚀刻掩模材料37和蚀刻技术的选择，使在蚀刻过程中，在掩模材料完全去除露出氧化物层15的同一时间或稍后时间,露出底板25。
[0058]在步骤S7中，应用介电材料43到工件上，覆盖氧化物层15，填充通过蚀刻形成的腔体41并覆盖底板25，如图5所示。
[0059]接着，在步骤S9中，除去多余的介电材料43，停止在通孔4水平，暴露氧化物层15，留下基本平坦的表面，在该表面上可形成其它器件，如图6所示。介电材料43可通过任何合适的制造技术去除，例如化学机械研磨(CMP)，控制这种研磨使一旦暴露氧化物层15就停止。这将导致氧化物层15和介电层43暴露的表面极其平坦并且基本上位于一个平面上，这有利于随后的材料层的应用。
[0060]在步骤S11-S19中，实现5-金属CMOS工艺的最后步骤，导致如图7所示的结构。在步骤Sll中，应用金属5层并图案化，形成金属5层元件19e和MIM电容器的顶板33，顶板33位于电介质43暴露的表面上。然后，在步骤S13中，应用氧化物层27以覆盖金属5层结构(元件19e的顶板33)，并在步骤S15中，应用钝化层29以覆盖氧化物层27。以与步骤S3相同的方式，在步骤S17和S19中各自进行掩模和干法蚀刻，以暴露顶板33穿过氧化物层27和钝化层29，产生如图1所示的结构。
[0061]参照图8，应当理解的是，可以在传统的5-金属CMOS工艺(传统工艺可以包括步骤SI和步骤S11-S17)中进行步骤S3-S9，形成MIM电容器，。
[0062]本发明前述的CMOS工艺仅是作为示例的方式，而不是限制。本发明还可以用于BiCMOS和双极型工艺。
[0063]参照特定的示例性例子描述各种实施例。示例性例子的选择帮助本领域普通技术人员形成清楚的了解，并实施各种实施例。然而，系统，结构和设备的范围可以被构造成具有一个或多个实施例，以及根据一个或多个实施例实现的范围，范围不以任何方式局限于具体实施例。与此相反，相关领域的普通技术人员基于本说明书可以容易认识到，根据各种实施例的许多其它的配置，布置，和方法可以被实现。
[0064]本发明中所描述的位置的指定如顶部，底部，上部，下部，将被理解的是，这些名称是参考相应的附图给出的，并且，在制造或操作中如果设备的方向改变，可以应用其它的位置关系。如上所述，这些位置关系的描述是为清楚起见，而不是限制。
[0065]本发明的描述是关于特定的实施例并参照附图描述，但本发明并不限于此，本发明仅由权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为说明目的，各种元件的尺寸可能被夸大了，而不是描述特定的范围。本发明包含在允许的公差中的不重要的变化和组件的性能和操作模式。本发明覆盖不完美的例子。
[0066]凡在本说明书和权利要求书中使用的术语“包括”，它不排除其他元件或步骤。因此，术语“包括”不应该被解释为限于其后列出的顶，它不排除其他元件或步骤，所以“一种设备，包括A和B”的范围不应该限于设备仅由A和B组成。对于本发明，上述描述表明A和B是唯一与设备有关的组件。
【权利要求】
1.一种集成电路，其特征在于，包括: 支撑物； 布置在支撑物上方的至少三个金属层，所述金属层包括具有顶板的顶部金属层和具有底板的底部金属层； 介电材料，所述介电材料设置在所述顶板和所述底板之间，以便形成电容器；以及布置在支撑物上的多个氧化物层，所述氧化物层包括顶部氧化物层，每个所述氧化物层各自覆盖相应的所述金属层； 其中，顶部氧化物层覆盖顶部金属层，并且顶部氧化物层具有开口，通过该开口暴露至少部分顶板。
2.根据权利要求1所述的集成电路，其特征在于，还包括: 覆盖在顶部氧化物层上的钝化层，所述钝化层具有开口，通过该开口暴露部分顶板。
3.根据权利要求1所述的集成电路，其特征在于，顶部金属层是最顶层的金属层以及底部金属层是CMOS N层金属结构的金属I层，N是金属层的数量。
4.根据权利要求1所述的集成电路，其特征在于，顶部金属层是顶端的金属层以及底部金属层是BiCMOS器件结构和双极型器件结构之一的最底层的金属层。
5.根据权利要求1所述的集成电路，其特征在于，满足下列中的至少一个: 介电材料具有与氧化物层不同的组成； 介电材料是连续的并且没有多个接口 ；和 介电材料具有比每个氧化物层的电击`穿强度更大的电击穿强度。
6.根据权利要求5所述的集成电路，其特征在于，还包括布置在埋氧化物层上的绝缘体上娃层。
7.根据权利要求6所述的集成电路，其特征在于，还包括布置在绝缘体上硅层中的浅沟槽隔离元件和介质沟槽隔离元件中的至少一个。
8.根据权利要求1所述的集成电路，其特征在于，介电材料的顶部毗邻顶板，和，从上往下看，紙邻的介电材料的顶部延伸超出顶板。
9.根据权利要求1所述的集成电路，其特征在于，介电材料的底部毗邻底板，和，从上往下看,底板超出毗邻的介电材料的底部。
10.一种在集成电路中形成MIM电容器的方法，其特征在于，包括以下步骤: 提供具有支撑物的工件，至少三个金属层布置在支撑物上方，所述金属层包括具有底板的底部金属层，多个氧化物层布置在支撑物上，所述氧化物层包括顶部氧化物层，每个所述氧化物层各自覆盖相应的所述金属层； 形成腔体穿过金属层和氧化物层以暴露底板； 用介电材料填充腔体； 在腔体上方应用另外的金属层，另外的金属层包括顶板，该顶板与介电材料接触； 在另外的金属层上形成另外的氧化物层；和 形成开口穿过另外的氧化物层和另外的金属层，以暴露顶板。
11.根据权利要求10所述的方法，其特征在于，还包括在形成开口的步骤之前在另外的氧化物层上形成钝化层的步骤， 其中，所述开口穿过钝化层。
12.根据权利要求10所述的方法，其特征在于，还包括，在用介电材料填充腔体的步骤之后,平坦化介电材料的步骤。
13.根据权利要求12所述的方法，其特征在于，通过CMP执行平坦化。
14.根据权利要求10所述的方法，其特征在于，形成腔体的步骤包括掩模，然后干法蚀刻。
15.根据权利要求10所述的方法，其特征在于，形成开口的步骤包括掩模，然后干法蚀刻。
16.根据权利要求10所述的方法，其特征在于，还包括将电导体附接到所暴露的顶板的步骤。
17.根据权利要求10所述的方法，其特征在于，所述方法作为CMOSN层金属工艺的一部分执行，N是形成的金属层的数量。
18.根据权利要求10所述的方法，其特征在于，另外的金属层是最顶层的金属层以及底部金属层是最底层的金属层，在BiCMOS工艺和双极型工艺之一中形成另外的金属层和底部金属层。
19.根据权利要求10所述的方法，其特征在于，介电材料的顶部毗邻顶板，和，从上往下看，Btt邻的介电材料的顶部延伸超出顶板。
20.根据权利要求10所述的方法，其特征在于，介电材料的底部毗邻底板，和，从上往下看，底板超出毗邻的介电材·料的底部。
【文档编号】H01L23/522GK103855157SQ201310581474
【公开日】2014年6月11日 申请日期:2013年11月18日 优先权日:2012年11月28日
【发明者】罗埃尔·达门, 格哈德·库普斯, 皮特·杰勒德·斯蒂内肯 申请人:Nxp股份有限公司