非易失性半导体存储器件的制作方法
【专利摘要】一种非易失性半导体存储器件，包括：半导体区；在所述半导体区上的第一绝缘层；在所述第一绝缘层上的电荷存储层；在所述电荷存储层上的第一氧化铪层；以及在所述第一氧化铪层上的、包含氧化硅和氮氧化硅中的至少一个的第二绝缘层；在所述第二绝缘层上的第二氧化铪层；在所述第二氧化铪层上的、包含Ta的第一层；以及在所述第一层上的、包含W的第二层。
【专利说明】非易失性半导体存储器件
[0001]本申请是申请号为200810161780.2、申请日为2008年9月26日、发明名称为“非
易失性半导体存储器件”的发明专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请是基于并要求于2007年9月26日提交的日本专利申请N0.2007-250291的优先权，在此通过参考并入其全部内容。
【技术领域】
[0004]本发明涉及一种存储单元具有叠置栅极结构的非易失性半导体存储器件，并且特别用于优良的NAND型闪存。
【背景技术】
[0005]NAND型闪存中存储单元的叠置栅极结构是由形成在Si衬底上的第一绝缘膜、形成在第一绝缘膜上的电荷存储层、以及形成在电荷存储层上的另一第二绝缘膜形成。第一绝缘膜称作“隧穿绝缘膜”，并在向此绝缘膜施加高电场时，在Si衬底与电荷存储层之间进行电荷交换。
[0006]另外，尽管电荷存储层通常是由多晶硅形成的浮置栅极，随着存储单元微细加工的进展，引入了由诸如氮化硅膜的绝缘膜形成的电荷存储层。
[0007]在电荷存储层是由多晶硅形成的浮置栅极时，第二绝缘膜称作“多晶间(inter-poly)绝缘膜”，而在电荷存储层是由绝缘膜形成时，第二绝缘膜称作“阻挡绝缘膜”。在两种情况下，第二绝缘膜都必须具有比第一绝缘膜更高的绝缘性。
[0008]由金属氧化物形成的高介电常数(High-k)绝缘膜在高电场区域内具有抑制漏电流的效果，因为可以使物理厚度增加而不增加电厚度。由于该原因，出现了使用高介电常数(High-k)绝缘膜作为存储单元的第二绝缘膜的研究(例如，参照JP-A2003-68897(K0KAI))。
[0009]然而，与氧化硅膜系统的绝缘膜相比，高介电常数绝缘膜在膜内带入了大量缺陷和分界面。因此，在使用高介电常数绝缘膜作为第二绝缘膜的存储单元中，在写入/擦除时阈值电流窗口放大的同时，数据保持特性由于低电场区域的漏电流而下降。
[0010]如上所述，在传统的第二绝缘膜中，存在无法同时对高电场漏电流特性和低电场漏电流特性两者进行改善的问题。
【发明内容】
[0011]根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上、由多个层形成的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜包括设置在电荷存储层上方的底层(A)、设置在控制栅极下方的顶层(C)、以及设置在底层(A)与顶层(C)之间的中间层(B)，中间层(B)具有比底层(A)和顶层(C)两者更高的势垒高度和更低的介电常数。另外，对于形成第二绝缘膜各层膜的平均配位数，中间层(B)的平均配位数比顶层(C)的平均配位数和底层(A)的平均配位数都小。
[0012]根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上、由多个层形成的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜包括设置在电荷存储层上方的底层(A)、设置在控制栅极下方的顶层(C)、以及设置在底层(A)与顶层(C)之间的中间层(B)，中间层(B)由硅的成分比与底层(A)和顶层(C)两者相比更大的氧化物和氮氧化物中之一形成。
[0013]根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜的介电常数、势垒高度和平均配位数沿厚度方向连续改变，在第二绝缘膜沿厚度方向的中间部分，介电常数和平绝配位数最小，而势垒高度最大。
[0014]根据本发明一方面的一种非易失性半导体存储器件，包括在半导体衬底上的彼此分开的源极/漏极层，在源极/漏极层之间的沟道，在沟道上的第一绝缘膜，在第一绝缘膜上的电荷存储层，设置在电荷存储层上的第二绝缘膜，以及在第二绝缘膜上的控制栅极。该第二绝缘膜的介电常数、势垒高度和平均配位数沿厚度方向连续改变，介电常数和平绝配位数达到极值的第二绝缘膜沿厚度方向的中间部分由硅的成分比与该第二绝缘膜的其它部分相比都大的氧化物或氮氧化物形成。
【专利附图】
【附图说明】
[0015]图1为低电场区域和高电场区域中导电的解释图；
[0016]图2为与本发明相关的代表性示例的概念图；
[0017]图3A和图3B为示出本发明的第二绝缘膜的角色的解释图；
[0018]图4为示出参照实施方式的存储单元结构的截面图；
[0019]图5为示出实施方式I的单元结构的截面图；
[0020]图6为示出实施方式I的单元结构的截面图(详图)；
[0021]图7为示出制造实施方式I的单元结构的方法的截面图；
[0022]图8为示出制造实施方式I的单元结构的方法的截面图；
[0023]图9为示出制造实施方式I的单元结构的方法的截面图；
[0024]图10为示出制造实施方式I的单元结构的方法的截面图；
[0025]图11为示出制造实施方式I的单元结构的方法的截面图；
[0026]图12为示出作为漏电流比较对象的结构的解释图；
[0027]图13为示出作为漏电流比较对象的结构的解释图；
[0028]图14为示出作为漏电流比较对象的结构的解释图；
[0029]图15为示出阻挡膜的电流电压特性的特性图；
[0030]图16为示出作为单元特性评价对象的结构的解释图；
[0031]图17为示出阈值电压窗口和数据保持时间的计算结果的视图；
[0032]图18为示出氧化铝和氧化硅膜的适合厚度范围的视图；
[0033]图19为示出实施方式2的单元结构的截面图；[0034]图20为示出实施方式3的单元结构的截面图；
[0035]图21为示出氧化铝和氮氧化硅膜的适合厚度范围的视图；
[0036]图22为示出氧化铝的厚度范围与氮氧化硅膜的成分值之间关系的视图；
[0037]图23为示出实施方式4的单元结构的截面图；
[0038]图24为示出实施方式5的单元结构的截面图；
[0039]图25为示出实施方式6的单元结构的截面图；
[0040]图26为示出实施方式7的单元结构的截面图；
[0041]图27为示出实施方式8的单元结构的截面图；
[0042]图28为示出实施方式9的单元结构的截面图；
[0043]图29为示出氧化铪和氧化硅膜的适合厚度范围的视图；
[0044]图30为示出实施方式10的单元结构的截面图；
[0045]图31为示出氧化铪的厚度范围与氮氧化硅膜的成分值之间关系的视图；
[0046]图32为示出实施方式11的单元结构的截面图；
[0047]图33为示出实施方式12的单元结构的截面图；
[0048]图34为示出氮化硅和氧化硅膜的适合厚度范围的视图；
[0049]图35为示出栅极功函数与栅极界面处氮化硅膜厚度之间关系的视图；
[0050]图36为示出实施方式13的单元结构的截面图；
[0051]图37为示出电流对成分的依赖性与硅酸铝的有效电场特性的对比的特性图；
[0052]图38为示出硅酸铝的漏电流与控制栅极功函数之间关系的视图；
[0053]图39为示出成分比与功函数之间关系的视图；
[0054]图40为示出实施方式14的单元结构的截面图；
[0055]图41为示出实施方式15的单元结构的截面图；
[0056]图42为示出实施方式16的单元结构的截面图；
[0057]图43为示出实施方式17的单元结构的截面图；
[0058]图44为示出实施方式18的单元结构的截面图；
[0059]图45为示出氮氧化物膜成分比与漏电流之间关系的视图；
[0060]图46为示出HfAlO和SiO2的最佳厚度范围的视图；以及
[0061]图47为示出铝酸铪的成分比与最佳厚度范围之间关系的视图。
【具体实施方式】
[0062]下面将参照附图详细介绍作为本发明的一方面的一种非易失性半导体存储器件。
[0063]1.本发明原理
[0064]首先，将介绍用于在高电场区域和低电场区域两者中抑制作为阻挡绝缘膜的第二绝缘膜中的漏电流的基本概念。
[0065]阻挡绝缘膜定义如下:
[0066]阻挡绝缘膜为阻挡电子在电荷存储层与控制栅极之间流动的绝缘体。
[0067]如图1A所示,在高电场区域,隧穿电流(tunneling current)为主要的漏电流。隧穿电流由电荷注入第二绝缘膜的“开端处”决定，即由阴极边缘附近绝缘膜材料决定。因此，在阴极边缘附近使用高介电常数更加有利于抑制高电场区域中的漏电流。[0068]同时，由于存储单元的高电场操作有写入和擦除两者，并且对于这两种操作施加的是相反的电压，可以在第二绝缘膜的两端都设置高介电常数绝缘膜。
[0069]另一方面，为了抑制低电场区域中第二绝缘膜的漏电流，希望将具有较低密度的作为导电通路的缺陷的氧化硅膜系统的绝缘膜插在第二绝缘膜中。
[0070]图1B示出了对应于零电场的限制的导电的示意图。随着电场变得更低，氧化硅膜系统在第二绝缘膜中所处的位置变得更加不重要。
[0071]S卩，低电场区域中漏电流的阻挡性能由氧化硅膜系统的厚度确定，与其沿着厚度方向的位置无关。
[0072]因此，期望第二绝缘膜具有这样的结构，使得在外部设置高介电常数绝缘膜，而具有较低缺陷的氧化硅膜系统的中间绝缘膜层夹在内。
[0073]在此情况下，由于设置在中间区域的氧化硅膜系统的绝缘膜具有比高介电常数绝缘膜更高的势垒(势垒高度)，有望不仅在低电场区域而且在高电场区域实现降低漏电流的效果，如后面介绍。
[0074]注意，“势垒高度”(或“带阶”)定义为在未施加外电场且能带平坦的条件下，以Si衬底为参照，每一层的导带边缘的能级。
[0075]如图2中所示，根据上述概念，在本发明中，采用了其中作为低介电常数绝缘膜的中间层(B)夹在作为高介电常数绝缘膜的底层(A)与顶层(C)之间的构造。
[0076]对于上述概念，应注意的是，减少膜中的缺陷对于抑制低电场漏电流是最为重要的，而提高膜的介电常数对于抑制高电场漏电流是最为重要的。
[0077]因为，由膜中缺陷导致的漏电流具有渐变的电场依赖性，并在低电场区域中成为主导，而由膜的介电常数和势垒高度决定的固有漏电流具有陡峭的电场依赖性，并在高电场区域中成为主导。
[0078]由于底层(A)和顶层(C)主要起着抑制高电场区域中的漏电流的作用，首要的是介电常数要高。因此，膜中缺陷可以允许在一定程度上放松。另一方面，由于中间层(B)的主要目的是阻挡低电场漏电流，材料的选择应按照首要考虑低缺陷浓度的方式来进行。
[0079]同时，在大部分情况下，在进行中间层(B)的材料选择使得低缺陷浓度是首要时，中间层(B)的介电常数易于变低。虽然看起来此现象与降低高电场区域中的漏电流是对立的，但实际上并非如此。
[0080]在确定使用具有低介电常数的氧化硅膜系统的绝缘膜作为中间层(B)时，获得了一种未料到的效果，即不仅低电场漏电流降低，而且高电场区域中的漏电流也降低。
[0081]因为低介电常数的绝缘膜通常具有高势垒高度，如图3A所示，中间层(B)的势垒高度在高电场区域作为对于电子的隧穿势垒。
[0082]由单层高介电绝缘膜形成的阻挡绝缘膜无法获得此效果。通过使用低缺陷密度的低介电常数中间层(B)不仅在低电场区域也在高电场区域获得了降低漏电流的效果。
[0083]另外，对于底层(A)与顶层(C)之间的关系，应注意，对于底层(A)可以允许比顶层(C)更高的缺陷密度。这是因为电荷存储层就在底层(A)下，因此底层(A)的缺陷可以作为电荷存储层的陷阱的联合部分。
[0084]相比较，在顶层(C)中，由于控制栅极就在顶层(C)上方，在顶层(C)进行俘获和电荷发射时，产生了阈值电压的不稳定和数据保持特性的下降。因此，顶层(C)的缺陷密度与底层(A)相比应保持在低水平。
[0085]保持顶层(C)的低缺陷密度的一种方法是使用比底层(A)低的介电常数的绝缘膜材料。在此情况下，伴随较低介电常数产生的高电场区域中的漏电流增加可以通过加深控制栅极的功函数来补偿。
[0086]接着，将介绍讨论中一直使用的膜中“缺陷密度”的量化。
[0087]虽然难以测量和直接评价膜中的缺陷密度，已经发现绝缘膜中的缺陷密度与加在组成原子的键的约束相应，根据G.Lucovsky等人的研究。
[0088]此“键约束”与形成绝缘膜的原子的平均配位数:Nav成比例。因此，“平均配位数”可以用作与缺陷密度相关的量化指标。另外，已知Nav=3成为用来确定缺陷密度是大或小的边界(临界点)。(例如，参照G.Lucovsky, Y.Wu,H.Niimi, V.Misra, L.C.Phillips 的“Bondingconstraints and defect formation at interfaces between crystalline silicon andadvanced single layer and composite gate dielectrics，，，Appl.Phys.Lett.74,2005(1999))。
[0089]各元素的平均配位数在例如由M.Houssa编辑的“High-k Gate Dielectrics”(Institute of Physics Publishing Limited (2004))的 339 页的表 4.2.1 中不出。在参考此表时，本发明中使用的典型绝缘膜材料的平均配位数表示如下。
[0090]硅的氮氧化物膜(包括氧化硅膜和氮化硅膜):(SiO2)x (Si3N4) (O ^ X ^ I)的平均配位数Nav计算如下。
[0091]娃原子具有4配位，氧原子具有2配位(fold coordination),而氮原子具有3配位。由于各种原子的存在比例为[Si]: [0]: [N] = (3-2x) / (7-4x)，2x/ (7_4x)，4 (l_x) /(7-4x)，氮氧化硅膜的平均配位数Nav表示如下:
【权利要求】
1.一种非易失性半导体存储器件，包括: 半导体区； 在所述半导体区上的第一绝缘层； 在所述第一绝缘层上的电荷存储层； 在所述电荷存储层上的第一氧化铪层；以及 在所述第一氧化铪层上的、包含氧化硅和氮氧化硅中的至少一个的第二绝缘层； 在所述第二绝缘层上的第二氧化铪层； 在所述第二氧化铪层上的、包含Ta的第一层；以及 在所述第一层上的、包含W的第二层。
2.根据权利要求1所述的器件，其中， 所述电荷存储层包含多个层。
3.根据权利要求1所述的器件，其中，
所述第二绝缘层由(SiO2)X(Si3N4)1I形成，其中，0.75≤X≤I。
4.根据权利要求2所述的器件，其中， 所述电荷存储层中的多个层中的至少一个由氮氧化硅形成。
5.根据权利要求2所述的器件，其中， 所述电荷存储层中的多个层中的至少一个由多晶硅形成。
6.根据权利要求2所述的器件，其中， 所述电荷存储层中的多个层中的至少一个由掺杂了磷的多晶硅形成。
7.根据权利要求2所述的器件，其中， 所述电荷存储层中的多个层中的至少一个包含硅点或金属点。
8.根据权利要求1所述的器件，其中， 所述第二层在存储单元的上方沿第一方向延伸，并且 所述第一绝缘层、所述电荷存储层、以及所述第一氧化铪层包括针对所述第一方向上的各个存储单元分开地形成的部分。
9.根据权利要求1所述的器件，其中， 所述第一氧化铪层和所述第二氧化铪层具有相等的厚度。
10.根据权利要求9所述的器件，其中， 所述第一氧化铪层和所述第二氧化铪层的厚度为5.1nm至11.4nm的范围内。
11.根据权利要求1所述的器件，其中， 所述第一层包含TaN，所述第二层包含WN。
12.根据权利要求1所述的器件，其中， 在所述第一氧化铪层与所述第二绝缘层之间的界面附近以及在所述第二氧化铪层与所述第二绝缘层之间的界面附近还含有氮。
13.根据权利要求1所述的器件，其中， 所述第一氧化铪层含有氮。
14.根据权利要求1所述的器件，其中， 所述第二氧化铪层含有氮。
15.根据权利要求1所述的器件，其中，所述电荷存储层包含多个层，并且 所述电荷存储层中的顶层包含氮氧化硅。
16.一种非易失性半导体存储器件，包括: 半导体区； 在所述半导体区上的第一绝缘层； 在所述第一绝缘层上的、包含金属点的电荷存储层； 在所述电荷存储层上的第一氧化铪层；以及 在所述第一氧化铪层上的、包含氧化硅和氮氧化硅中的至少一个的第二绝缘层； 在所述第二绝缘层上的第二氧化铪层； 在所述第二氧化铪层上的、包含Ta的第一层；以及 在所述第一层上的、包含W的第二层。
17.根据权利要求16所述的器件，其中， 所述电荷存储层包含多个层。
18.根据权利要求16所述的器件，其中， 所述第二绝缘层由(SiO2)X(Si3N4)1I形成，其中，0.75XI。
19.根据权利要求17所述的器件，其中， 所述电荷存储层中的多个层中的至少一个由氮氧化硅形成。
20.根据权利要求17所述的器件，其中， 所述电荷存储层中的多个层中的至少一个由多晶硅形成。
21.根据权利要求17所述的器件，其中， 所述电荷存储层中的多个层中的至少一个由掺杂了磷的多晶硅形成。
22.根据权利要求16所述的器件，其中， 所述第二层在存储单元的上方沿第一方向延伸，并且 所述第一绝缘层、所述电荷存储层、以及所述第一氧化铪层包括针对所述第一方向上的各个存储单元分开地形成的部分。
23.根据权利要求16所述的器件，其中， 所述第一氧化铪层和所述第二氧化铪层具有相等的厚度。
24.根据权利要求23所述的器件，其中， 所述第一氧化铪层和所述第二氧化铪层的厚度为5.1nm至11.4nm的范围内。
25.根据权利要求16所述的器件，其中， 所述第一层包含TaN，所述第二层包含WN。
26.根据权利要求16所述的器件，其中， 在所述第一氧化铪层与所述第二绝缘层之间的界面附近以及在所述第二氧化铪层与所述第二绝缘层之间的界面附近还含有氮。
27.根据权利要求16所述的器件，其中， 所述第一氧化铪层含有氮。
28.根据权利要求16所述的器件，其中， 所述第二氧化铪层含有氮。
29.根据权利要求16所述的器件，其中，所述电荷存储层包含多个层，并且所述电荷存储层中的顶层包含 氮氧化硅。
【文档编号】H01L27/115GK103700661SQ201310710907
【公开日】2014年4月2日 申请日期:2008年9月26日 优先权日:2007年9月26日
【发明者】安田直树 申请人:株式会社东芝