用于金属栅极电极的原子层沉积方法
【专利摘要】提供采用掺杂Si、Al、Ga、Ge、In及/或Hf的TiN及/或TaN膜的装置和方法。此类膜可用作高k介电帽层、PMOS功函数层、铝阻挡层和/或氟阻挡物。这些TiSiN、TaSiN、TiAlN、TaAlN、TiGaN、TaGaN、TiGeN、TaGeN、TiInN、TaInN、TiHfN或TaHfN膜可用于传统上使用TiN及/或TaN膜处，或者所述膜可结合TiN及/或TaN使用。
【专利说明】用于金属栅极电极的原子层沉积方法
[0001]直量
[0002]本发明的实施例大体涉及高介电常数(k)介电质及/或金属栅极技术。更具体地说，本发明的实施例针对沉积金属栅极电极的方法。
[0003]微电子装置被制造在半导体基板上做为集成电路，其中各种导电层彼此互连而容许电子信号在装置内传播。此类装置的实例为互补式金氧半导体(CMOS)场效晶体管(FET)或 MOSFET。
[0004]过去数十年来，MOSFET的尺寸持续微缩，现代集成电路则并入沟道长度小于0.1微米的M0SFET。目前正生产特征尺寸为65纳米(nm)(沟道甚至更短)的装置。由于小型MOSFET呈现比大型装置高的漏电流和较低输出电阻，特征尺寸缩小势必造成一些挑战。然而基于数种原因，仍期望较小的M0SFET。制作较小晶体管的主要理由是要在特定芯片面积包装越来越多的装置，以降低每芯片价格。此外，缩小晶体管尺寸有助于提高速度。
[0005]因小型MOSFET几何形状所致，必须降低施加至栅极的电压，以维持可靠度。为保持性能，亦须降低MOSFET的阈值电压。由于阈值电压降低，晶体管将无法以有限的可用电压摆幅从全关切换成全开。过去忽略的次阈值漏电流现在则会显著影响装置性能。
[0006]栅极电极是集成电路的一部分。例如，CMOS晶体管包含置于源极区与漏极区之间的栅极结构，源极区与漏极区形成在半导体基板中。栅极结构通常包含栅极电极和栅极电介质。栅极电极置于栅极电介质之上，以控制沟道区内的带电载流子流动，沟道区形成在栅极电介质底下的漏极区与源极区之间。栅极电介质通常包含介电常数约4.0或更大的薄材料层(例如栅极氧化物，例如二氧化硅(S12)、氮氧化硅(S1N)和类似物)。当硅CMOS装置的栅极长度缩减成小于100 nm时，新的高介电常数(k)材料很可能取代氧化硅。此外，金属栅极很可能取代多晶硅(聚硅)栅极。例如，在一些CMOS晶体管中，栅极电极可由金属(例如钛(Ti)、钽(Ta)、钨(W)和类似物)和含金属导电化合物(例如氮化钛(TiN)、氮化钽(TaN))的至少一种组成。以金属和含金属化合物取代聚硅做为传统栅极电极材料可减少聚硅耗尽效应相关的不当压降，及提高CMOS晶体管的驱动电流性能和操作速度。
[0007]目前，ALDTiN已用于金属栅极工艺的两个不同步骤:高k帽层及/或PMOS功函数金属。许多逻辑/晶片代工制造业者实行使用TiCl4和NH3做为前驱物的熔炉应用工艺。然而，以此工艺制造的膜会具有高含氧量，因此可能不适合未来扩充性(氧会增加电子厚度)。因此，需要无这类问题的改良膜。
【发明内容】
[0008]本发明的一方面涉及一种集成电路晶体管装置。在第一实施例中，本发明涉及一种集成电路晶体管装置，所述集成电路晶体管装置包含:置于沟道之上的高k介电层；和在所述高k介电层之上的金属氮化物层，所述金属氮化物层选自TiSiN、TaSiN、TiAlN、TaAlN、TiGaN、TaGaN、TiGeN、TaGeN、TiInN、TaInN、TiHfN 和 TaHfN。下面列出各个实施例。将理解下面列出的实施例可不仅如下列出的那样结合，也可以根据本发明的范围以其他适合的结合方式结合。
[0009]实施例二包括对实施例一的集成电路晶体管装置的修改，其中金属氮化物层接触高k介电层。
[0010]实施例三包括对实施例一的集成电路晶体管装置的修改，所述集成电路晶体管装置进一步包含一或多个中间层，所述一或多个中间层位于高k介电层与金属氮化物层之间。
[0011]实施例四包括对任何实施例一至三的集成电路晶体管装置的修改，其中含铝层位于金属氮化物膜上面。
[0012]实施例五包括对任何实施例一至四的集成电路晶体管装置的修改，其中金属氮化物层由原子层沉积形成，且厚度为约2埃至约200埃的范围。
[0013]实施例六包括对任何实施例一至五的集成电路晶体管装置的修改，其中金属氮化物层的厚度为约5埃至约100埃的范围。
[0014]实施例七包括对任何实施例一至六的集成电路晶体管装置的修改，其中金属氮化物层包含TiSiN。
[0015]本发明的第二方面涉及一种形成具有金属栅极的集成电路晶体管装置的方法。因此，本发明的第八实施例涉及一种方法，所述方法包含提供包含高k介电层的基板；及使基板接触包含Ti或Ta的第一前驱物、包含氨源的第二前驱物和包含S1、Al、Ga、Ge、In或Hf源的第三前驱物，以提供选自 TiSiN、TaSiN, TiAlN, TaAlN, TiGaN, TaGaN, TiGeN, TaGeN,TiInN, TaInN, TiHfN 或 TaHfN 的膜。
[0016]实施例九包括对实施例八的方法的修改，其中第一前驱物选自TaCl5、TaF5、TaBr5、五(二甲基氨基)钽、第三丁基亚氨基三(乙基甲基酰氨基)钽、第三丁基亚氨基三(二乙基酰氨基)钽、TiCl4' TiBr4, Til4、TiF4和四二甲基-氨基钛。
[0017]实施例10包括对实施例8或9的方法的修改，其中氨源为氨气或N2H2或N2H4。
[0018]实施例11包括对任何实施例8到10的方法的修改，其中第三前驱物包含一或多种选自AlCl3、AlBr3、三甲基铝、二甲基氢化铝、三(二乙基氨基)铝、三甲基氨氢化铝、三乙基氣龜*化招、二甲基乙基氣氣化招、二异丁基招、二乙基招、二甲基氣化招、二乙基氣化招、三甲基镓、三溴化镓、三氯化镓、三乙基镓、三异丙基镓、三(二甲基酰氨基)镓、三第三丁基镓、二锗烷、甲锗烷、四甲基锗、氯化铪(IV)、第三丁氧化铪(IV)、四(二乙基酰氨基)铪(IV)、四(二甲基酰氨基)铪(IV)、四(乙基甲基酰氨基)铪(IV)、三氯化铟、三乙基铟、乙酰丙酮铟、碘化铟(I)、甲硅烷、二硅烷、三甲基硅烷和新戊硅烷。
[0019]实施例12包括对任何实施例8-11的方法的修改，其中基板表面同时接触第一与第三前驱物或第二与第三前驱物。
[0020]实施例13包括对任何实施例8-12的方法的修改，金属氮化物层包含TiSiN。
[0021]实施例14包括对任何实施例11-13的方法的修改，其中基板表面交替接触第一、第二和第三前驱物。
[0022]实施例15包括对任何实施例8-14的方法的修改，其中基板表面反复接触前驱物，以得到约2埃至约200埃的膜厚。
[0023]实施例16包括对任何实施例8-15的方法的修改，其中沉积期间，基板表面的温度为约200°C至约700°C。
[0024] 实施例17包括对任何实施例8-16的方法的修改，所述方法方法进一步包含在金属氮化物层之上沉积含铝层。
[0025]实施例18包括对任何实施例8-17的方法的修改，所述方法进一步包含在金属氮化物层之上沉积一层，其中沉积所述层包含接触含氟前驱物。
[0026]本发明的第三方面也涉及一种形成具有金属栅极的集成电路晶体管装置的方法。因此，在第19实施例中，本发明涉及一种方法，所述方法包含:提供包含高k介电层的基板；使基板表面接触两种前驱物，其中第一前驱物包含Ti或Ta，并且第二前驱物包含氨气或N2H2或N2H4,以提供包含TaN或TiN的膜；及使基板表面接触第三前驱物，其中第三前驱物包含 S1、Al、Ga、Ge、In 或 Hf 源，以提供包含 TiSiN、TaSiN, TiAlN, TaAlN, TiGaN, TaGaN,TiGeN, TaGeN, TiInN, TaInN, TiHfN 或 TaHfN 的膜。
[0027]实施例20包括对实施例19的方法的修改，其中在接触第三前驱物前，基板表面反复接触第一与第二前驱物。
[0028]附图简要说明
[0029]为让本发明的上述概要特征更明显易懂，可配合参考实施例说明上文中简要总结的本发明的更特定的描述，所述实施例部分图示在附图中。然而，应注意附图仅说明本发明典型实施例，故不宜视为限定本发明的范围，因为本发明可容许其它等效实施例。
[0030]图1为场效晶体管对的截面图；
[0031]图2图示比较MOSCAP结构的元素含量；及
[0032]图3图示根据本发明一或多个实施例的MOSCAP结构的元素含量。
[0033]具体描述
[0034]在描述本发明数个示例性实施例之前，应理解本发明不限于以下叙述提及的构造或工艺步骤细节。本发明能得其它实施例，并可以各种方式实践或实施。还应理解本发明的复合物和配位体在此可以具特定立体化学的结构式说明。所述说明仅为举例而已，故不宜将所述结构解释成限定在任何特定立体化学。反之，所述结构拟涵盖所有此类具有所示化学式的复合物和配位体。
[0035]本发明的实施例可用于制造半导体装置，包括需要电容元件的半导体装置，但不以此为限。此类装置实例包括金氧半导体场效晶体管(MOSFET)。MOS装置设计是复杂的工艺。例如，在MOSFET设计方面，最大化驱动电流的改善方式将提高漏电流。反之，如降低漏电流的改善方式会不当影响驱动电流。
[0036]已经发现在电路集成期间，以特定元素掺杂TiN层或TaN层可提供非常有益的结果。此类元素包括 S1、Al、Ga、Ge、In 和 Hf,以提供 TiSiN、TaSiN, TiAlN, TaAlN, TiGaN,TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 或 TaHfN。这些膜能有利于用在逻辑、DRAM 或闪存的任何金属栅极或金属电极应用及/或用在逻辑、DRAM或闪存的任何阻挡层应用。本文所述膜亦可用于其它并行技术应用。例如，所述膜可用于常使用TiN及/或TaN的金属栅极叠层。此类栅极包括三栅极结构与FINFET和替代栅极结构，但不以此为限。具体地说，在一或多个实施例中，所述膜可用作高k介电帽层、用作PMOS功函数金属及/或用作铝阻挡层。在一或多个实施例中，特别是当含氟前驱物用来在金属氮化物膜之上沉积膜时，金属氮化物膜可有效做为氟阻挡层。在一些实施例中，除常规的TiN膜及/或TaN膜外，还可使用 TiSiN、TaSiN, TiAlN, TaAlN, TiGaN, TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 或 TaHfN膜。本文所述膜、方法和装置呈现较小电子厚度(即EOT)、较低栅极漏电流(即Jg)、改善的装置/载流子迁移率和较大功函数。所述膜亦呈现较佳Al阻挡性，因而容许Al直接填充在掺杂的TiN/TaN膜之上。
[0037]因此，本发明的一方面涉及一种集成电路晶体管装置，所述装置包含:置于沟道之上的高k介电层；及在高k介电层之上的金属氮化物层，金属氮化物层选自TiSiN、TaSiN,TiAlN, TaAlN, TiGaN, TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 和 TaHfN。在一或多个实施例中，金属氮化物层接触高k介电层。此实施例与金属氮化物层为高k介电帽层的情况有关。因金属氮化物层亦可当作铝阻挡层，而无需额外的Al阻挡层。故金属氮化物能具有双重功能。
[0038]在一或多个其它实施例中，集成电路晶体管装置进一步包含一或多个中间层，所述一或多个中间层位于高k介电层与金属氮化物层之间。在这些实施例的某些实施例中，金属氮化物层能当作采用另一高k介电帽层处的Al阻挡层。在这些实施例的某些其它实施例中，金属氮化物层当作金属栅极叠层中的PMOS功函数金属层。
[0039]本文所述金属氮化物层可在原子层沉积工艺期间形成，此将进一步描述于后。在某些实施例中，金属氮化物层可薄如约2A或约5A至至多达约70A、约80A、约10A或约200A。在进一步实施例中，金属氮化物层的厚度为约2埃至约200埃、约5埃至约100埃、或约5埃至约80埃。
[0040]本发明的一或多个实施例提供特别适于形成互补式金氧半导体(CMOS)集成电路装置的方法，此将描述于后。其它装置和应用亦落在本发明范围内。图1图示典型CMOS装置中FET对的局部截面。所示FET对包含NMOS FET和PMOS FET,但应理解CMOS装置可包含附加FET且包括具有相同导电类型的FET。装置100包含掺杂P型材料的硅基板155、位于基板155上的P型外延硅层165、限定于外延层165中的p型阱区120与η型阱区150、限定于P-阱120中的η型晶体管(NM0S FET) 110和限定于η-阱150中的ρ型晶体管(PM0SFET) 140。区域180电性隔离NMOS晶体管110和PMOS晶体管140，并且区域160使晶体管对110、140与基板155上的其它半导体装置电性隔离。
[0041]根据本发明的一或多个实施例，NMOS晶体管110包含栅极区119、源极区114和漏极区116。栅极区119包括高k介电帽层121和金属栅极功函数层122。源极区和漏极区为栅极区119的相对侧上的η型区。沟道区118介于源极区114与漏极区116之间。栅极介电层112隔开沟道区118和金属栅极功函数层121。栅极介电层112使第一金属区121与沟道区118电性绝缘。栅极介电层112、高k介电帽层121和金属栅极功函数层122在此一起可称作栅极叠层。栅极介电区112可为任何适合的高k介电材料。根据一或多个实施例，高 k 介电帽层 121 可包含 TiSiN、TaSiN, TiAlN, TaAlN, TiGaN, TaGaN, TiGeN, TaGeN,TiInN、TaInN、TiHfN及/或TaHfN膜。在此类实施例中，高k介电帽层121具有双重功能，并可做为有效Al阻挡层。或者，高k介电帽层121可包含两层:TaN或TiN层和掺杂的金属氮化物层。在一或多个实施例中，TaN层及/或TiN层可用作缓冲层，以防止高k介电层与掺杂的金属氮化物层反应。当施加适当电压至P型硅基板155与栅极区122之间时，电子将从P-阱120移入介电层112正下方的区域118，从而产生η型沟道118。源极114与漏极116之间施加的电压将促使电流在源极114与漏极116之间流动。
[0042]根据一或多个实施例，PMOS晶体管140包含栅极区149、源极区144和漏极区146。栅极区149包括高k介电帽层151和金属栅极功函数层152。源极区和漏极区为在栅极区149的相对侧上的ρ型区。沟道区148介于源极区144与漏极区146之间。栅极电介质142隔开沟道区148和高k介电帽层151。电介质142使高k介电帽层151与沟道区148电性绝缘。栅极介电层142、高k介电帽层151和金属栅极功函数层152在此一起可称作栅极叠层。在本发明的一或多个实施例中，高k介电帽层151可包含TiSiN、TaSiN、TiAlN、TaAlN、TiGaN, TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 和 TaHfN 膜。在此类实施例中，高 k 介电帽层151可具有双重功能，并做为有效Al阻挡层。在此类实施例中，含铝膜位于掺杂的金属氮化物层上面。在一或多个实施例中，高k介电帽层151可包含两层:TaN或TiN层和掺杂的金属氮化物层。在一些实施例中，金属栅极功函数层152为PMOS功函数层，且可包含依所述一或多种方法沉积的 TiSiN、TaSiN,TiAlN,TaAlN,TiGaN,TaGaN,TiGeN,TaGeN,TiInN,TaInN、TiHfN及/或TaHfN膜。当施加适当电压至ρ型硅基板155与栅极区149之间时，空穴将从η-阱150移入介电层142正下方的区域148，从而产生ρ型沟道148。源极144与漏极146之间施加的电压将促使电流在源极144与漏极146之间流动。
[0043]因此，在栅极叠层中使用所述金属氮化物层有许多组合方式。例如，在一个实施例中，栅极叠层可包含高k介电层、然后为帽层(例如掺杂的TiN)、然后为蚀刻终止层(例如掺杂的TaN)、然后为PMOS WF金属层(掺杂的TiN)。其它实施例涉及按比例缩放的装置，所述装置包含高k介电层、然后为高k帽层(例如掺杂的TiN)、然后为PMOS功函数金属(掺杂的TiN)或只有高k/PMOS WF金属(例如掺杂的TiN)。
[0044]在一或多个实施例中，掺杂的金属氮化物层有效做为氟阻挡层。例如，WF6可用来沉积CVD W填充。WF4前驱物中的氟也可能沉积到底下基板而加以改质，例如提高NMOS的功函数。因此，把掺杂的金属氮化物膜放到NMOS膜之上,可最小化后续使用含氟前驱物沉积时的氟污染。
[0045]本发明的另一方面涉及一种形成具有金属栅极的集成电路晶体管装置的方法。方法包含提供包含高k介电层的基板；及使基板接触包含Ti或Ta的第一前驱物、包含氨源的第二前驱物和包含S1、Al、Ga、Ge、In或Hf源的第三前驱物，以提供选自TiSiN、TaSiN,TiAlN, TaAlN, TiGaN, TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 或 TaHfN 的膜。在一或多个实施例中，使基板表面接触包含原子层沉积工艺。在一或多个其它实施例中，基板表面反复接触前驱物，以得到约2埃至约200埃的膜厚。在某些方法变形中，沉积期间，基板表面的温度为约200°C至约700°C。
[0046]许多前驱物落在本发明范围内。前驱物可为在周围温度与压力下的等离子体、气体、液体或固体。然在ALD腔室内，前驱物会挥发。有机金属化合物或复合物包括任何含金属与至少一个有机基(例如烧基、烧氧基、烧氣基和苯胺基)的化学品。如驱物可包含有机金属化合物和无机/齒化物化合物。
[0047]通常，传统的TiN/TaN工艺所用任何适合的钽或钛前驱物皆可使用。因此，钽前驱物可包括TaCl5、TaF5, TaBr5、五(二甲基氨基)钽(PDMAT)、第三丁基亚氨基三(乙基甲基酰氨基)钽(TBTEMT)和第三丁基亚氨基三(二乙基酰氨基)钽(TBTDET)，但不以此为限。钛前驱物可包括TiCl4、TiBr4、TiI4、TiF4、四二甲基-氨基钛，但不以此为限。此外，任何适合的氨源前驱物皆可使用。实例包括氨气或N2H2或N2H4,但不以此为限。
[0048]可使用各种掺杂元素的前驱物。铝前驱物实例包括A1C13、AlBr3、三甲基铝、二甲基龜!化招、二( 乙基氣基)招、二甲基氣氣化招、二乙基氣氣化招、二甲基乙基氣氣化招、三异丁基铝、三乙基铝、二甲基氢化铝和二乙基氯化铝，但不以此为限。镓前驱物实例包括三甲基镓、三溴化镓、三氯化镓、三乙基镓、三异丙基镓、三(二甲基酰氨基)镓和三第三丁基镓，但不以此为限。锗前驱物可选自二锗烷、甲锗烷和四甲基锗。铪前驱物可包括氯化铪(IV)、第三丁氧化铪(IV)、四(二乙基酰氨基)铪(IV)、四(二甲基酰氨基)铪(IV)和四(乙基甲基酰氨基)铪(IV)。示例性铟前驱物包括三氯化铟、三乙基铟、乙酰丙酮铟和碘化铟(I)。最后，硅烷前驱物可包括甲硅烷、二硅烷、三甲基硅烷和新戊硅烷，但不以此为限。
[0049]可改变使基板表面接触前驱物的方式。在一些实施例中，基板表面同时接触第一与第三前驱物。在其它实施例中，基板表面同时接触第二与第三前驱物。在又一些其它实施例中，基板表面交替接触第一、第二和第三前驱物。下表1列出数个非限定顺序变化。
[0050]表1:示例件沉积顺序
[0051]
【权利要求】
1.一种集成电路晶体管装置，包含: 高k介电层，所述高k介电层置于沟道之上；及 在所述高k介电层之上的金属氮化物层，所述金属氮化物层选自TiSiN、TaSiN、TiAlN、TaAlN, TiGaN, TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 和 TaHfN。
2.如权利要求1所述的集成电路晶体管装置，其中所述金属氮化物层接触所述高k介电层。
3.如权利要求1所述的集成电路晶体管装置，进一步包含一或多个中间层，所述一或多个中间层在所述高k介电层与所述金属氮化物层之间。
4.如权利要求1-3任一项所述的集成电路晶体管装置，其中含铝层位于所述金属氮化物膜上面。
5.如权利要求1-4任一项所述的集成电路晶体管装置，其中所述金属氮化物层由原子层沉积形成，且具有约2埃至约200埃的范围的厚度。
6.如权利要求1-5任一项所述的集成电路晶体管装置，其中所述金属氮化物层具有约5埃至约100埃的范围的厚度。
7.如权利要求1-6任一项所述的集成电路晶体管装置，其中所述金属氮化物层包含TiSiN0
8.一种形成具有金属栅极的集成电路晶体管装置的方法，所述方法包含: 提供包含高k介电层的基板；及 使所述基板接触包含Ti或Ta的第一前驱物、包含氨源的第二前驱物和包含S1、Al、Ga、Ge、In 或 Hf 源的第三前驱物，以提供选自 TiSiN、TaSiN, TiAlN, TaAlN, TiGaN, TaGaN,TiGeN, TaGeN, TiInN, TaInN, TiHfN 或 TaHfN 的膜。
9.如权利要求8所述的方法，其中所述第一前驱物选自TaCl5、TaF5、TaBr5、五(二甲基氨基)钽、第三丁基亚氨基三(乙基甲基酰氨基)钽、第三丁基亚氨基三(二乙基酰氨基)钽、TiCl4' TiBr4, Til4、TiF4 和四二甲基-氨基钛。
10.如权利要求8或9所述的方法，其中所述基板表面同时接触所述第一前驱物和所述第三前驱物，或同时接触所述第二前驱物和所述第三前驱物。
11.如权利要求8-10任一项所述的方法，所述金属氮化物层包含TiSiN。
12.如权利要求8-9和10-11任一项所述的方法，其中所述基板表面交替接触所述第一前驱物、所述第二前驱物和所述第三前驱物。
13.如权利要求8-12任一项所述的方法，其中所述基板表面反复接触所述前驱物，以得到约2埃至约200埃的膜厚。
14.如权利要求8-13任一项所述的方法，所述方法进一步包含在所述金属氮化物层之上沉积含铝层。
15.如权利要求8-14任一项所述的方法，所述方法进一步包含在所述金属氮化物层之上沉积一层，其中沉积所述层包含接触含氟前驱物。
【文档编号】H01L21/336GK104081531SQ201380007248
【公开日】2014年10月1日 申请日期:2013年2月26日 优先权日:2012年2月27日
【发明者】雷雨, 斯里尼瓦斯·甘迪科塔, 傅新宇, 唐薇, 阿蒂夫·努里 申请人:应用材料公司