半导体封装和封装半导体装置的方法

半导体封装和封装半导体装置的方法
【专利摘要】呈现封装衬底、半导体封装以及用于形成半导体封装的方法。所述封装衬底包括具有第一和第二主表面的基座衬底以及延伸穿过所述基座衬底的所述第一主表面到所述第二主表面的多个通孔触点。具有多个开口的第一导电层设置于所述基座衬底和所述通孔触点的所述第一表面上面。所述开口经配置以匹配所述封装衬底的导电迹线布局。导电迹线设置于所述第一导电层上面。所述导电迹线通过所述第一导电层的所述开口中的一些直接耦接到所述通孔触点。
【专利说明】半导体封装和封装半导体装置的方法

【技术领域】
[0001]本发明涉及半导体领域，尤其涉及半导体封装【技术领域】。

【背景技术】
[0002]基于引线框架的封装，例如高密度引线框架阵列(HLA)封装，是本行业中高I/O装置常用的封装方法。然而，现有的基于引线框架的封装具有若干缺点。举例来说，基于引线框架的封装在迹线布线密度方面能力有限，并且封装水平可靠性有限。还需要增加HLA封装的效率和可靠性以用于高频应用。
[0003]根据以上讨论，希望提供一种改进的封装，其具有非常薄的封装型态、较高的I/O数、引起信号布线密度改进的细间距迹线布线，并且具有增强的电性能。还希望提供简化的方法来形成一种改进的封装，其成本相对较低。


【发明内容】

[0004]实施例主要涉及半导体封装。在一个实施例中，披露一种封装衬底。所述封装衬底包括具有第一和第二主表面的基座衬底以及多个通孔触点，所述通孔触点延伸穿过所述基座衬底的第一主表面到第二主表面。具有多个开口的第一导电层设置于所述基座衬底的第一表面和所述通孔触点之上。所述开口经配置以匹配所述封装衬底的导电迹线布局。导电迹线设置于所述第一导电层上面。所述导电迹线通过所述第一导电层的所述开口中的一些直接耦接到所述通孔触点。
[0005]在另一实施例中，呈现一种半导体封装。所述半导体封装包括具有第一和第二主表面的封装衬底。封装衬底包括基座衬底以及延伸穿过所述封装衬底的所述第一主表面到所述第二主表面的多个通孔触点。具有第一类和第二类开口的第一导电层设置于所述封装衬底的所述第一表面上。所述开口经配置以匹配所述封装衬底的导电迹线布局。导电迹线设置于所述第一导电层上。所述导电迹线通过所述第一导电层的所述第一类开口直接耦接到所述通孔触点。在其第一或第二表面上具有导电触点的裸片设置于所述封装衬底的裸片区上面。所述裸片的所述导电触点电耦接到所述导电迹线。封盖设置于所述封装衬底上面以包封所述裸片。
[0006]在另一实施例中，呈现一种用于形成半导体封装的方法。所述方法包括提供具有第一和第二表面的导电载体。具有第一类和第二类开口的第一导电层形成于所述导电载体的所述第一表面上。导电迹线形成于所述第一导电层上。裸片安装于所述导电载体的所述第一表面上。所述裸片耦接到所述导电迹线。所述裸片用封盖包封。将所述导电载体的所述第二表面图案化以形成封装衬底的通孔触点。所述导电迹线通过所述第一导电层的所述第一类开口直接耦接到所述通孔触点。形成填充所述通孔触点之间的空间的绝缘层以形成所述封装衬底的基座衬底。
[0007]这些实施例以及本文中披露的其它优点和特征将通过参考以下描述和随附图式变得显而易见。此外，应了解，本文中所述的各种实施例的特征不是互斥的，并且可按各种组合与排列存在。

【专利附图】

【附图说明】
[0008]在图式中，在不同的图中，类似的参考特征一般是指相同的部分。此外，图式不一定是按比例的，而是一般将重点放在说明本发明的原理上。在以下描述中，本发明的各种实施例是在参考以下图式下描述的，其中:
[0009]图1-6展示半导体封装的各种实施例；并且
[0010]图7a_l、图 8a_j、图 9a_f、图 10a_f、图 lla_f、图 12a_e 以及图 13a_d 展示用于形成半导体封装的方法的各种实施例。

【具体实施方式】
[0011]实施例涉及半导体封装和用于形成半导体封装的方法。所述封装用以封装一个或一个以上半导体裸片或芯片。对于一个以上裸片的情况，裸片可呈平面排列、垂直排列或其组合来排列。裸片例如可包括存储装置、逻辑装置(例如混合信号逻辑装置)、通信装置、RF装置、光电装置、数字信号处理器(DSP)、微控制器、片上系统(S0C)、微电机系统(MEMS)以及其它类型的装置或其组合。所述封装可并入电子产品或设备中，例如电话、计算机以及移动和移动智能产品。将封装并入其它类型的产品中也可适用。
[0012]图1-6展示半导体封装的不同实施例的简化横截面图。如图1中所示，半导体封装100包括封装衬底101。封装衬底包括第一主表面103a和第二主表面103b。第一主表面103a例如可称为顶表面，并且第二主表面103b例如可称为底表面。所述表面的其它名称也可适用。在一个实施例中，封装衬底的第一主表面包括第一和第二区域。第一区域105a例如为上面安装裸片110的裸片或芯片区，并且第二区域105b例如为非裸片区。在一个实施例中，非裸片区包围裸片区。裸片区例如可设置于中心部分，在其中安装裸片，并且非裸片区在裸片区外。裸片区例如可同心地设置于封装衬底的周边内。裸片区和非裸片区的其它配置也可适用。
[0013]在一个实施例中，封装衬底包括基座衬底106和多个通孔触点107，所述多个通孔触点从封装衬底的第一主表面延伸到第二主表面。在一个实施例中，基座衬底包括介电材料，例如焊接掩模。基座衬底可由其它合适类型的衬底材料形成。视制造能力而定，基座衬底例如可为可包括任何合适厚度。基座衬底包括第一主表面106a和第二主表面106b，界定了封装衬底的第一和第二主表面。
[0014]在一个实施例中，通孔触点107是由单一导电材料形成。通孔触点例如可由单块导电材料形成。举例来说，通孔触点可由Cu、Cu合金、Fe或N1-Fe合金形成。其它合适类型的导电材料也可适用。通孔触点可具有锥形或直线型态。通孔触点例如固持在一起并且由基座衬底包围。如所示，通孔触点通过基座衬底彼此隔离。
[0015]通孔触点包括第一表面107a和第二表面107b。在一个实施例中，通孔触点的第二表面107b实质上与基座衬底的第二表面106b共平面。在另一实施例中，通孔触点的第二表面与基座衬底的第二表面不共平面。举例来说，通孔触点的第二表面可高于或低于基座衬底的第二表面。如所不，通孔触点的第二表面设置于基座衬底的第二表面下方或相对于基座衬底的第二表面凹进去。
[0016]在一个实施例中，封装衬底进一步包括第一导电层143，所述第一导电层具有设置于封装衬底的第一表面103a上面的多个开口 149。第一导电层例如为图案化或预界定的导电层，其具有经配置以匹配封装衬底的导电迹线布局的多个开口。所述多个开口基于封装衬底的通孔触点区和非通孔触点区界定。封装衬底的通孔触点区例如可称为形成通孔触点的区域，而非通孔触点区可称为不形成通孔触点的区域。在一个实施例中，第一导电层的第一类开口 149a形成于通孔触点区中并且界定下方形成通孔触点的位置。在一个实施例中，第一导电层的第二类开口 14%设置于非通孔触点区中并且提供导电迹线之间的隔离路径。
[0017]在一个实施例中，第一导电层包括与通孔触点不同的材料。任何其它合适类型的材料均可用于第一导电层，只要其提供第一导电层与稍后将描述的通孔触点或导电迹线之间的蚀刻选择性即可。举例来说，第一导电层包括镍。其它合适类型的导电材料(包括合适类型的镀覆材料)也可适用。视适应所需应用的所希望的电性质而定，第一导电层可包括任何合适的厚度和导电材料。
[0018]在一个实施例中，导电迹线130设置于第一导电层的第一表面143a上，如图1中所不。如所不，导电迹线包括第一导电层143的第一表面143a上面的第一部分OO1,而导电迹线的第二部分1302占据第一导电层中的第一类开口 149a。如所示，导电迹线130通过第一导电层中的第一类开口直接并且完全耦接到通孔触点107，形成封装衬底的互连结构。第一导电层143中的第一类开口 149a提供导电迹线与通孔触点之间的导电路径。
[0019]在一个实施例中，导电迹线由与通孔触点相同的导电材料(例如铜)形成。在另一实施例中，导电迹线可由与通孔触点不同的材料形成。其它合适类型的导电材料(包括合适类型的镀覆材料)也可适用。导电迹线的厚度例如可低到约ΙΟμπι。
[0020]封装衬底进一步包括接触/接合焊盘132，所述接触/接合焊盘设置于导电迹线的接触/接合焊盘区上面。在一个实施例中，接触焊盘包括单一金属层，例如Cu、Al、Ag或Au。在另一实施例中，接触焊盘可包括多层堆叠。多层堆叠可包括Ni/Pd/Au以形成例如线可接合表面；或包括(^、⑶合金或⑶/^!!以形成例如焊料可湿润表面以用于倒装芯片应用。其它合适类型的导电材料也可适用。接触焊盘例如包括与通孔触点和导电迹线相同的材料。举例来说，接触焊盘包括铜。接触焊盘例如可包括任何合适的厚度。
[0021]封装衬底可任选地包括绝缘层140，所述绝缘层覆盖并填充封装衬底的裸片区105a中的导电迹线之间的空间139，如图1中所示。绝缘层例如隔离裸片区中的导电迹线。此外，绝缘层也可使导电迹线与裸片的第二表面电隔离。在一个实施例中，绝缘层包括介电材料。介电材料例如包括焊接掩模、有机介电材料(例如聚酰亚胺、苯并环丁烯等)或无机介电材料(例如Si02、AlN、Al203等)。其它合适类型的介电材料也可适用。
[0022]在一个实施例中，粘合层150可用于将裸片110安装到封装衬底上。裸片110可为半导体裸片或芯片。裸片包括第一和第二主表面。第一表面IlOa例如为裸片的非作用表面，并且第二表面IlOb为裸片的作用表面。裸片表面的其它名称也可适用。作用表面例如在最终的钝化层中包括开口(未图示)以暴露出导电裸片焊盘/触点(未图示)。裸片焊盘的表面例如实质上与裸片的第二表面共平面。假定不与裸片的第二主表面共平面的导电焊盘的表面也可适用。裸片焊盘提供与裸片电路的连接。裸片焊盘例如由导电材料，例如铜、铝、金、镍或其合金形成。其它类型的导电材料也可用于裸片焊盘。裸片焊盘的图案可为设置于作用表面周边的一个或一个以上的行。其它焊盘图案也可适用。
[0023]裸片的非作用表面借助于粘合层安装到封装衬底的裸片区。粘合层150例如可包括浆糊或裸片附接膜，例如胶带。其它类型的粘合剂，例如环氧树脂也可适用。在一个实施例中，提供线接合112以将裸片上的裸片焊盘耦接到导电迹线130。线接合使封装衬底的导电迹线与裸片上的裸片焊盘之间产生电连接。
[0024]在一个实施例中，封盖190设置于封装衬底顶上，包封裸片和线接合。封盖用以保护裸片免受环境影响。举例来说，封盖可保护裸片免受湿气影响。封盖例如由包封材料形成。包封材料例如可包括成型环氧树脂材料。其它合适类型的包封材料也可适用。
[0025]封盖包括第一主表面190a和第二主表面190b。第一表面190a例如可为顶表面并且第二表面190b可为底表面。封盖表面的其它名称也可适用。在一个实施例中，封盖包围并且覆盖裸片和线接合。在一个实施例中，封盖的第二表面190b包括非平面表面。举例来说，封盖的第二表面的部分包括突起部分190p，所述突起部分占据第一导电层的第二类开口 149b和导电迹线之间的空间139。在一个实施例中，封盖的突起部分隔离导电迹线。在一个实施例中，封盖的突起部分的表面接触基座衬底的第一表面106a的部分。封盖的突起部分隔离封装衬底的非裸片区中的导电迹线，而任选的绝缘层的介电材料隔离封装衬底的裸片区中的导电迹线。
[0026]封装触点160安置于通孔触点的第二表面107b上面。封装触点例如为球形结构或球状物。封装触点从封装衬底的第二表面103b突起。假定不从封装衬底的底表面突起的封装触点，例如焊盘(solder land)也可适用。封装触点是由导电材料形成。封装触点例如可由焊料形成。各种类型的焊料可用于形成封装触点。举例来说，焊料可为基于铅或不基于铅的焊料。其它类型的导电材料也可用于形成封装触点。
[0027]封装触点通过导电迹线、通孔触点以及裸片焊盘从外部通向裸片。封装可通过封装触点电耦接到外部装置(未图示)，例如电路板。
[0028]如例如图1中所述，封装衬底包括在裸片区和非裸片区中的通孔触点。因此，封装衬底充当用于裸片触点的扇入和扇出重新分布结构，能够实现重新分布的外部封装连接。在另一实施例中，可修改封装衬底。举例来说，通孔触点可仅在非裸片区中提供，如图2中所示。因此，封装衬底充当用于裸片触点的扇出重新分布结构。
[0029]如图1和2中所示，半导体封装100-200包括线接合的裸片。在另一实施例中，半导体封装可包括倒装芯片类型的裸片(未图示)。应了解，可进行修改以形成匹配倒装芯片的裸片触点的接触焊盘以用于倒装芯片应用。还应了解，对于倒装芯片应用，封盖的第一表面可覆盖倒装芯片的非作用表面或实质上与倒装芯片的非作用表面共平面。因此，可以不描述或不详细描述关于倒装芯片应用的细节。
[0030]如图1-2的实施例中所述，封装衬底包括图案化或预界定的第一导电层，所述第一导电层具有经配置以匹配封装衬底的导电迹线布局的多个开口。第一导电层中的第一类开口提供导电迹线与通孔触点之间的导电路径。这允许导电迹线直接耦接到通孔触点，这形成封装衬底的互连结构。所述配置还确保信号互连结构内的完全连接，引起导电性增强。此外，在导电迹线和通孔触点包括相同材料的实施例中，互连结构的电阻降低。这进一步改进了半导体封装的电性能，这允许封装更有效地用于例如高频应用。
[0031]此外，如图1-2的实施例所述，封装衬底包括固持在一起并且由基座衬底包围的多个通孔触点。因此，通孔触点将不容易分离。这允许相对于其它类型的封装，提高了稳固性和可靠性。此外，在一个实施例中，通孔触点的第二表面设置于基座衬底的第二表面下方或相对于基座衬底的第二表面凹进去。所述配置是有利的，因为其为更好地接纳封装触点提供凹槽或凹穴。另外，如例如图1所述，封装衬底在裸片和非裸片区中包括通孔触点。因此，封装衬底充当用于裸片触点的扇入和扇出重新分布结构，能够实现重新分布的外部封装连接。这引起在给定封装区域中可利用的I/o数目增加。如所述的封装衬底涉及相对低的制造成本并且可潜在地用于替代BGA衬底。另外，封装衬底包括封装触点和通孔触点。如所述的封装触点和通孔触点的组合可由于托脚(stand-off)高度提高而改进封装板阶可靠性性能。半导体封装也可针对倒装芯片应用修改。在封盖的第一表面实质上与倒装芯片的非作用表面共平面的实施例中，暴露出倒装芯片的非作用表面以用于耗散热量。所述封装具有改进的热性能。另外，所述配置还允许包括额外的散热片或散热器以进一步增强热耗散。
[0032]图3-6展示半导体封装的各种其它实施例。图3的半导体封装300与图1中所述的半导体封装类似。举例来说，封装衬底101包括固持在一起并且由基座衬底106包围的多个通孔触点107。具有预界定的开口 149a-b的第一导电层143设置于封装衬底的第一表面上，并且封装触点160设置于通孔触点的第二表面107b上，与图1中所述的情况类似。因此，可以不描述或不详细描述共同元件。
[0033]在一个实施例中，基座衬底106与图1的基座衬底的不同之处在于基座衬底的第一表面106a包括非平面表面。如图3中所示，基座衬底的第一表面106a的部分实质上与通孔触点的第一表面107a共平面，而基座衬底的第一表面的部分包括部分地占据第一导电层的第二类开口 149b的突起部分106p。
[0034]如图3中所示 ，封装衬底包括导电迹线330。在一个实施例中，导电迹线的第一部分33(^设置于第一导电层的第一表面143a上面，而导电迹线的第二部分3302内衬(lining)于第一导电层的第一类开口 149a的侧边和底部,形成导电迹线的凹进部分。在一个实施例中，导电迹线330通过第一导电层的第一类开口 149a中的导电迹线的凹进部分3302直接耦接到通孔触点107，形成封装衬底的互连结构。第一类开口 149a提供导电迹线与通孔触点之间的导电路径。
[0035]在一个实施例中，封装衬底包括设置于封装衬底的裸片区和非裸片区中的导电迹线上面的介电层340。在一个实施例中，介电层包括焊接掩模、有机介电材料(例如聚酰亚胺、苯并环丁烯等)或无机介电材料(例如Si02、AlN、Al203等)。其它合适类型的介电材料也可适用。介电层覆盖导电迹线的侧边/边缘和第一表面330a并且填充导电迹线之间的空间139。在一个实施例中，介电层隔离封装衬底的裸片区和非裸片区中的接合焊盘132和导电迹线330。在一个实施例中，介电层包括平面第一表面340a，如图3中所示。在一个实施例中，介电层的平面第一表面实质上与接合焊盘的第一表面132a共平面。假定与接合焊盘的第一表面不共平面的介电层的平面第一表面也可适用。
[0036]裸片110通过粘合层150安装于封装衬底上，与图1中所述的情况类似。在一个实施例中，粘合剂设置于介电层的平面第一表面上面的封装衬底的裸片区中。例如提供线接合112以将裸片上的裸片焊盘耦接到接合焊盘。接合焊盘耦接到封装衬底的非裸片区处的导电迹线，所述导电迹线耦接到通孔触点，如图3中所示。因此，将不描述或不详细描述裸片的特征。
[0037]在一个实施例中，具有第一表面390a和第二表面390b的封盖390形成于介电层上面，包封裸片和线接合。在一个实施例中，封盖包围并且覆盖裸片和线接合。在一个实施例中，封盖的第二表面390b包括平面表面并且接触介电层的第一表面340a。如图3中所示，封盖的第二表面通过介电层与封装衬底的基座衬底隔开。
[0038]图4展示半导体封装400的另一实施例。图4的半导体封装与图1和3中所述的半导体封装类似。举例来说，封装衬底包括固持在一起并且由基座衬底106包围的多个通孔触点107。基座衬底包括非平面第一表面，与图3中所述的情况相同。具有预界定的开口149a-b的第一导电层143设置于封装衬底的第一表面上,并且封装触点160设置于通孔触点的第二表面107b上，与图1中所述的情况类似。导电迹线的第一部分330i设置于第一导电层的第一表面330a上面,而导电迹线的第二部分3302内衬于第一导电层的第一类开口的侧边和底部，形成导电迹线的凹进部分。因此，可以不描述或不详细描述共同元件。
[0039]在一个实施例中，封装衬底包括设置于封装衬底的裸片区和非裸片区中的导电迹线上面的介电层440。在一个实施例中，介电层440与图3的封装衬底的介电层340的不同之处在于介电层440包括第一类开口 449a和第二类开口 449b。介电层的开口可基于封装衬底的通孔触点区和非通孔触点区界定。在一个实施例中，通孔触点区中的介电层的第一类开口 449a暴露了耦接到通孔触点的导电迹线的凹进部分3302，而非通孔触点区中的第二类开口 449b暴露了基座衬底的突起部分106p的表面。
[0040]裸片110通过设置于封装衬底的裸片区中的粘合层150安装于封装衬底上，与图3中所述的情况类似。因此，将不描述或不详细描述裸片的特征和裸片的电连接。
[0041]在一个实施例中，具有第一表面490a和第二表面490b的封盖490形成于介电层440上面，包封裸片110和线接合112。在一个实施例中，封盖包围并且覆盖裸片和线接合。在一个实施例中，封盖的第二表面490b包括非平面表面。如图4中所示，封盖的第二表面490b的部分包括占据介电层的开口 449a-b的突起部分490p。在一个实施例中，封盖的突起部分隔离导电迹线。在一个实施例中，封盖的突起部分的表面接触非通孔触点区中的基座衬底的突起部分160p，同时接触通孔触点区中的导电迹线的凹进部分3 302。封盖材料和基座衬底的突起部分106p隔离封装衬底的非裸片区105b中的导电迹线330，而介电层440的介电材料和基座衬底的突起部分106p隔离封装衬底的裸片区105a中的导电迹线。
[0042]图5展示半导体封装500的另一实施例。图5的半导体封装与图1、3和4中所述的半导体封装类似。举例来说，封装衬底包括固持在一起并且由基座衬底106包围的多个通孔触点107。基座衬底包括非平面第一表面，与图3和4中所述的情况相同。具有预界定的开口 149a-b的第一导电层143设置于封装衬底的第一表面上，并且封装触点160设置于通孔触点的第二表面107b上，与图1中所述的情况类似。导电迹线的第一部分330i设置于第一导电层的第一表面143a上面，而导电迹线的第二部分3302内衬于第一导电层的第一类开口 149a的侧边和底部，形成导电迹线的凹进部分。因此，可以不描述或不详细描述共同元件。
[0043]在一个实施例中，封装衬底包括设置于导电迹线330上面的介电层540。在一个实施例中，介电层540与图4的封装衬底的介电层440的不同之处在于介电层540设置于封装衬底的裸片区105a中。裸片区中的介电层540例如提供平面裸片附接表面以确保在裸片附接工艺之后跨越裸片表面的共平面性。
[0044]裸片110通过设置于封装衬底的裸片区中的粘合层150安装于封装衬底上，与图3和4中所述的情况类似。因此，将不描述或不详细描述裸片的特征和裸片的电连接。
[0045]在一个实施例中，具有第一表面590a和第二表面590b的封盖590形成于封装衬底上面，包封裸片110和线接合112。在一个实施例中，封盖包围并且覆盖裸片和线接合。在一个实施例中，封盖的第二表面590b包括非平面表面。如图5中所示，封盖的第二表面包括占据开口的突起部分，所述开口隔开导电迹线。在一个实施例中，封盖的突起部分590p的表面接触包括封装衬底的周边103c-d的非通孔触点区中的基座衬底的突起部分106p，同时接触通孔触点区中的导电迹线的凹进部分3302。封盖材料和基座衬底的突起部分106p隔离封装衬底的非裸片区105b中的导电迹线330，而介电层540的介电材料和基座衬底的突起部分106p隔离封装衬底的裸片区中的导电迹线330。
[0046]图6展示半导体封装600的另一实施例。图6的半导体封装与图1、3、4和5中所述的半导体封装类似。举例来说，封装衬底包括固持在一起并且由基座衬底106包围的多个通孔触点107。基座衬底106包括非平面第一表面，与图3、4和5中所述的情况相同。具有预界定的开口 149a-b的第一导电层143设置于封装衬底的第一表面上，并且封装触点160设置于通孔触点的第二表面107b上，与图1中所述的情况类似。导电迹线的第一部分33(^设置于第一导电层的第一表面143a上面,而导电迹线的第二部分3302内衬于通孔触点区中的第一导电层的第一类开口的侧边和底部，形成导电迹线的凹进部分。因此，可以不描述或不详细描述共同元件。
[0047]在一个实施例中，封装衬底与图5的封装衬底的不同之处在于无介电层设置于导电迹线上面。
[0048]裸片110通过设置于封装衬底的裸片区中的粘合层150安装于封装衬底上，与图3和4中所述的情况类似。因此，将不描述或不详细描述裸片的特征和裸片的电连接。
[0049]在一个实施例中，具有第一表面690a和第二表面690b的封盖690形成于导电迹线330上面，包封裸片110和线接合112。在一个实施例中，封盖包围并且覆盖裸片和线接合。在一个实施例中，封盖的第二表面690b包括非平面表面。如图6中所示，封盖的第二表面包括占据空间139的突起部分690p，所述空间隔开导电迹线。在一个实施例中，封盖的突起部分690p的表面接触包括封装衬底的周边103c-d的非通孔触点区中的基座衬底的突起部分106p，同时接触通孔触点区中的导电迹线的凹进部分3302。封盖材料和基座衬底的突起部分106p隔离封装衬底的裸片区105a和非裸片区105b中的导电迹线。
[0050]如图3-6中所示，半导体封装包括线接合的裸片。在另一实施例中，半导体封装可包括倒装芯片类型的裸片(未图示)。应了解，可进行修改以形成匹配倒装芯片的裸片触点的接触焊盘以用于倒装芯片应用。还应了解，对于倒装芯片应用，封盖的第一表面可覆盖倒装芯片的非作用表面或实质上与倒装芯片的非作用表面共平面。因此，可以不描述或不详细描述关于倒装芯片应用的细节。
[0051]关于图3-6所述的实施例包括如关于图1-2所述的一些或所有优点。因此，将不描述或不详细描述这些优点。此外，如图3-6的实施例中所述，基座衬底的第一表面的部分包括部分地占据第一导电层的第二类开口 14%的突起部分106p。因此，封装衬底的非通孔触点区中的第一导电层中的第二类开口 149b为基座衬底提供更大的表面积以有效地固持通孔触点。因此，进一步增强了半导体封装的可靠性。
[0052]如图1-6中所述，实施例展示具有线接合类型裸片的半导体封装。应了解，其它合适类型的裸片，例如倒装芯片或TSV类型裸片也可适用。如图1-6中所示，半导体封装包括单一裸片。应了解，半导体封装还可包括裸片堆叠(未图示)。裸片堆叠包括X数目的裸片，其中X >2。另外，应了解，裸片堆叠的裸片可具有相同大小或类型。假定具有不同类型和/或大小的芯片的裸片堆叠也适用。
[0053]图7a_l展示用于形成半导体封装的方法的实施例。参看图7a，提供基座载体707或引线框架。在一个实施例中，基座载体包括具有第一主表面707a和第二主表面707b的导电载体。第一和第二主表面例如包括平面表面。假定主表面中的任一者为非平面也可适用。导电载体例如包括CiuCu合金、Fe或N1-Fe合金。其它合适类型的导电材料也可适用。导电载体的厚度例如为约100-300 μ m。其它合适厚度也可适用。如随后将描述，导电载体例如可充当封装衬底的互连结构的一部分，例如通孔触点。
[0054]参看图7b，具有多个第一类开口 149a的第一导电层143形成于导电载体的第一表面707a上面。第一导电层143例如为图案化或预界定的导电层，其具有经配置以匹配封装衬底的导电迹线布局的多个开口。所述多个开口基于封装衬底的通孔触点区和非通孔触点区界定。封装衬底的通孔触点区例如可称为形成通孔触点的区域，而非通孔触点区可称为不形成通孔触点的区域。在一个实施例中，第一导电层的第一类开口 149a形成于通孔触点区中并且界定下方形成通孔触点的位置。
[0055]在一个实施例中，具有预界定的开口的第一导电层143通过镀覆而形成。举例来说，电化学或无电镀覆可用于形成第一导电层。举例来说，图案化掩模层(未图示)可提供在导电载体的第一表面707a上面。进行镀覆工艺。第一导电层可选择性地镀覆在不由图案化掩模层覆盖的导电载体的第一表面的暴露部分上面。导电载体因此也充当用于形成第一导电层的电镀工艺的基座或衬底。其它合适类型的技术也可用于形成第一导电层。
[0056]在一个实施例中，第一导电层包括与导电载体的材料不同的材料。任何其它合适类型的材料均可用于第一导电层，只要其提供第一导电层与稍后将描述的通孔触点或导电迹线之间的蚀刻选择性即可。举例来说，第一导电层包括镍。其它合适类型的导电材料(包括合适类型的镀覆材料)也可适用。视适应所需应用的所希望的电性质而定，第一导电层可包括任何合适的厚度和导电材料。工艺继续，以去除图案化掩模层，由此形成具有第一类开口 149a的第一导电层，如图7b中所不。如所不，开口 149a暴露出导电载体的第一表面的部分。
[0057]工艺继续，以形成封装衬底的导电迹线，如图7c中所示。举例来说，电化学或无电镀覆可用于形成导电迹线。在一个实施例中，图案化掩模层(未图示)可提供在导电载体上面。进行镀覆工艺。在一个实施例中，第二导电层(其包括与导电载体707相同的材料，例如铜)可选择性地镀覆在不由图案化掩模层覆盖的第一导电层的第一表面的暴露部分上面，以形成导电迹线130。第一导电层143因此也充当用于形成导电迹线的电镀工艺的基座或衬底。其它合适技术也可用于形成导电迹线。镀覆的导电迹线130的厚度例如为约50-150 μ m0镀覆的导电迹线的厚度例如也可低到约ΙΟμπι。其它合适厚度也可适用。如所示，镀覆的导电迹线包括第一导电层的第一表面143a上面的第一部分UO1，而导电迹线的第二部分1302填充第一导电层中的第一类开口 149a。工艺继续，以去除图案化掩模层，由此形成具有预界定的开口 /空间139的导电迹线，所述开口 /空间隔开导电迹线，如图7c中所示。
[0058]通过去除第一导电层的部分，继续工艺，以形成第一导电层中的第二类开口 14%。在一个实施例中，第一导电层的第二类开口 14%形成于非通孔触点区中。在一个实施例中，第一导电层的部分可通过图案化工艺去除。第一导电层的图案化可通过任何合适蚀刻技术实现。第一导电层的图案化可在不需要图案化掩模的情况下进行。在一个实施例中，第一导电层的部分可使用导电迹线作为蚀刻掩模来去除。蚀刻可使用导电迹线进行以去除第一导电层的部分。如图7d中所示，去除通过导电迹线130之间的空间139暴露的第一导电层的部分，以在第一导电层中形成第二类开口 14%。因此，暴露出开口中的导电载体的第一表面707a的部分。蚀刻例如可为湿式蚀刻。其它合适技术也可用于去除第一导电层的部分。如所示，开口 709从导电迹线的第一表面延伸到第一导电层的第二表面。开口例如可具有锥形或直线型态。由此形成经部分加工的封装衬底，如图7d中所示。
[0059]通过在例如导电迹线的部分上面形成接触/接合焊盘，继续工艺。在一个实施例中，具有预界定的开口 749的介电层740提供在导电迹线130上面。在一个实施例中，介电层包括焊接掩模。在一个实施例中，焊接掩模用多个开口预界定，所述多个开口界定待形成接合焊盘的导电迹线上面的区域，而焊接掩模覆盖导电迹线的非接合焊盘区。举例来说，焊接掩模填充开口 709并且覆盖导电迹线和第一导电层的边缘以及将保持没有接合焊盘的导电迹线的第一表面130a的部分。开口 709例如可通过暴露和显影技术形成。其它合适技术也可用于形成开口 709。在另一实施例中，接合焊盘可形成于整个导电迹线上面。
[0060]参看图7f，接触/接合焊盘132形成于介电层的开口 749中。在一个实施例中，接合焊盘通过镀覆工艺形成。导电层(其可包括与导电载体和迹线相同的材料，例如铜)可选择性地镀覆在不由介电层覆盖的导电迹线的第一表面130a的暴露部分上面，以形成接合焊盘。因此，介电层也充当镀覆掩模。导电迹线的第一表面130a也充当用于形成接合焊盘的电镀工艺的基座或衬底。其它合适类型的导电材料(例如Al、Ag或Au)也可被镀覆。在另一实施例中，接触焊盘可包括多层堆叠。多层堆叠可包括Ni/Pd/Au以形成例如线可接合表面；或包括(^、⑶合金或⑶/^!!以形成例如焊料可湿润表面以用于倒装芯片应用。其它合适类型的导电材料也可适用。镀覆的接合焊盘的厚度例如为约0.01-1.5 μ m。其它合适厚度也可适用。接合焊盘例如可包括第一表面132a，所述第一表面实质上与介电层的第一表面740a共平面。假定与介电层的第一表面不共平面的接合焊盘的第一表面132a也可适用。
[0061]在一个实施例中，工艺继续，以去除介电层740，例如焊接掩模，如图7g中所示。介电层740例如可通过蚀刻来去除。其它合适技术可用于去除介电层。如所示，去除介电层，留下导电迹线的接合焊盘区上面的接合焊盘132。在一个替代性实施例中，介电层740不必去除并且充当导电迹线之间的隔离层。
[0062]在去除介电层740之后，可任选地提供绝缘层140，覆盖并且填充封装衬底的裸片区105a中的导电迹线之间的空间，如图7h中所示。绝缘层140隔离裸片区中的导电迹线130。在一个实施例中，绝缘层包括介电材料(例如焊接掩模)、有机介电材料(例如聚酰亚胺、苯并环丁烯等)或无机介电材料(例如Si02、AlN、Al2O3等)。绝缘层例如可通过分配、分层、丝网印刷继而暴露和显影技术来形成。其它类型的介电材料和技术也可用于形成绝缘层。
[0063]参看图7h，包括电路组件的裸片110或半导体芯片附接于封装衬底的裸片区105a。电路组件包括例如晶体管、电阻器、电容器以及互连，从而形成1C。最终钝化层(未图示)可形成于裸片上面。最终的钝化层包括开口(未图示)以暴露出裸片焊盘/触点(未图示)。包括针对裸片焊盘的开口的裸片表面可称为裸片的作用表面110b。在一个实施例中，粘合层150可用于将裸片安装到封装衬底的裸片区。举例来说，裸片的非作用表面IlOa借助于粘合层安装到封装衬底上。粘合层例如可包括浆糊或裸片附接膜，例如胶带。其它类型的粘合剂，例如环氧树脂也可适用。在一个实施例中，形成线接合112，以在耦接到封装衬底上的导电迹线的接合焊盘与裸片上的裸片焊盘之间形成电连接。
[0064]封盖190形成于封装衬底上。举例来说，分配包封材料以包封裸片110和线接合112。在一个实施例中，包封材料包括成型化合物，例如成型环氧树脂材料。假定其它类型的包封材料也可适用。封盖包括第一主表面190a和第二主表面190b。在一个实施例中，包封材料填充非裸片区105b中的导电迹线之间的开口 709，并且封盖的第二表面109b接触导电载体的第一表面707a。
[0065]在一个实施例中，封盖通过传递成型技术形成。将包封材料(例如成型化合物)分配到成型组合件中以形成封盖。成型后，成型的裸片与模具隔开。用于形成封盖的其它合适类型的技术也可适用。举例来说，封盖也可通过印刷或压缩成型而形成。
[0066]在图7i中，加工导电载体的第二表面707b。在一个实施例中，去除导电载体707的部分。举例来说，将导电载体的第二表面图案化以去除过量材料。举例来说，使导电载体变薄或去除导电载体直到合适厚度。去除工艺后的导电载体的厚度例如为约5-10 μ m。可使导电载体变薄到所希望的通孔触点厚度。可使用蚀刻、研磨或抛光技术去除导电载体的第二主表面。蚀刻例如包括湿式蚀刻/化学蚀刻。用于使导电载体变薄的其它技术也可适用。
[0067]工艺继续，以形成封装衬底的通孔触点107，如图7j中所示。在一个实施例中，封装衬底的通孔触点107通过将剩余导电载体图案化而形成。导电载体的图案化可借助于图案化掩蔽层进行。导电载体的图案化可通过任何合适的蚀刻技术实现。举例来说，图案化蚀刻掩模(未图示)，例如光致抗蚀剂，提供在变薄的导电载体的第二表面717上面。蚀刻可使用蚀刻掩模进行，以去除不由蚀刻掩模保护的导电载体的部分。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。用于将导电载体图案化的其它技术也可适用。如所形成的通孔触点的厚度例如实质上与变薄的导电载体的厚度相同。导电通孔例如也可包括其它合适厚度。通孔触点107耦接到导电迹线130。如所示，第一导电层中的第一类开口 149a允许通孔触点107直接耦接到导电迹线130以形成封装衬底的互连结构。通孔触点区中的第一导电层143的第一类开口 149a由此提供导电迹线与通孔触点之间的导电路径，而非通孔触点区中的第一导电层的第二类开口 14%提供导电迹线之间的隔离路径。
[0068]将导电载体图案化后，去除掩模。掩模例如可通过灰化(ashing)去除。用于去除掩模的其它技术也可适用。
[0069]在一个实施例中，提供绝缘层106,填充通孔触点之间的空间779,如图7k中所示。绝缘层隔离通孔触点。在一个实施例中，绝缘层包括介电材料，例如焊接掩模。绝缘层例如可通过任何合适类型的介电材料和技术形成。在通孔触点之间形成的绝缘层可称为封装衬底的基座衬底106。
[0070]在一个实施例中，通孔触点的第二表面107b实质上与基座衬底的第二表面106b共平面。在另一实施例中，通孔触点的第二表面与基座衬底的第二表面不共平面，如图7k中所示。举例来说，通孔触点的第二表面可高于或低于基座衬底的第二表面。
[0071]通过形成耦接到通孔触点的封装触点160，继续工艺，如图71中所示。举例来说，封装触点形成于通孔触点的第二表面107b上。举例来说，封装触点可包括以网格图案排列的球形结构或球状物，以形成BGA类型封装。因此，形成例如图1中所示的半导体封装的半导体封装。封装触点由导电材料形成。封装触点例如可由焊料形成。各种类型的焊料可用于形成封装触点。举例来说，焊料可为基于铅或不基于铅的焊料。
[0072]在一些实施例中，其它类型的封装触点耦接到通孔触点。举例来说，封装触点可包括不从封装衬底的底表面突起的触点。假定不从封装衬底的底表面突起的封装触点，例如焊盘也可适用。封装触点可由除焊料以外的材料(例如各向异性导电膜(ACF))或使用其它技术形成。
[0073]如关于图7a_l描述的工艺合适于线接合类型的裸片或芯片封装。所述工艺也可适用于其它类型的裸片，包括倒装芯片类型的裸片。应了解，可进行修改以形成导电焊盘，所述导电焊盘匹配倒装芯片的裸片触点的图案(未图示)。还应了解，对于倒装芯片应用，封盖的第一表面可覆盖倒装芯片的非作用表面或实质上与倒装芯片的非作用表面共平面。因此，可以不描述或不详细描述关于倒装芯片应用的细节。
[0074]如关于图7a_l所述的工艺产生优点。如图7a_l中所述，封装衬底包括图案化或预界定的第一导电层，所述第一导电层具有经配置以匹配封装衬底的导电迹线布局的多个开口。第一导电层中的第一类开口提供导电迹线与通孔触点之间的导电路径。这允许导电迹线直接耦接到通孔触点，这形成封装衬底的互连结构。所述配置还确保信号互连结构内的完全连接，引起导电性增强。此外，在导电迹线和通孔触点包括相同材料的实施例中，互连结构的电阻降低。这进一步改进了半导体封装的电性能，这允许封装更有效地用于例如高频应用。
[0075]另外，在一个实施例中，将第一导电层镀覆在导电载体上以用于更好的操作。举例来说，第一导电层(例如镍)在去除导电载体的部分期间充当障壁或蚀刻停止层，以形成通孔触点。因此，非通孔触点区处的导电迹线不会在去除导电载体的部分期间过度蚀刻。
[0076]如所述，在一个实施例中，导电迹线通过镀覆形成。这允许对导电迹线的厚度的更好控制。举例来说，可形成具有较细或较薄型态的导电迹线，引起细线宽/空间迹线布线。细线宽/空间迹线布线因其能够实现更高的布线密度和更复杂的信号互连而为有利的。此夕卜，其允许根据各种客户的需求而灵活地设计封装触点或通孔触点的位置。
[0077]此外，如图1-2的实施例所述，封装衬底包括固持在一起并且由基座衬底包围的多个通孔触点。因此，通孔触点将不容易分离。这允许相对于其它类型的封装，提高了稳固性和可靠性。此外，在一个实施例中，通孔触点的第二表面设置于基座衬底的第二表面下方或相对于基座衬底的第二表面凹进去。所述配置是有利的，因为其为更好地接纳封装触点提供凹槽或凹穴。如图7a_l中所述的方法能够形成在裸片区和非裸片区中包括通孔触点的封装衬底。因此，封装衬底充当用于裸片触点的扇入和扇出重新分布结构，能够实现重新分布的外部封装连接。这引起在给定封装区域中可利用的I/O数目增加。如所述的方法涉及相对低的制造成本并且可潜在地用于替代BGA衬底。另外，封装衬底包括封装触点和通孔触点。如所述的封装触点和通孔触点的组合可由于托脚高度提高而改进封装板阶可靠性性能。如图7a-l中所述的工艺也可针对倒装芯片应用修改。在封盖的第一表面实质上与倒装芯片的非作用表面共平面的实施例中，暴露出倒装芯片的非作用表面以用于耗散热量。所述封装具有改进的热性能。另外，所述配置还允许包括额外的散热片或散热器以进一步增强热耗散。
[0078]图8a_j展示用于形成半导体封装的工艺的另一实施例。所述工艺与图7a_l中所述的工艺类似。因此，可以不描述或不详细描述共同元件。
[0079]在一个实施例中，具有第一类开口 149a和第二类开口 149b的第一导电层143 (例如镍层)形成于导电载体的第一表面707a上面。举例来说，如图8a中所示的具有第一类开口 149a和第二类开口 149b的第一导电层143通过镀覆或其它合适方法形成，如图7b中所述。
[0080]工艺继续，以形成封装衬底的导电迹线或布线，如图Sb中所示。举例来说，电化学或无电镀覆可用于形成导电迹线。在一个实施例中，第二导电层830(其包括与导电载体相同的材料，例如铜)毪覆式镀覆(blanket plating)在第一导电层143上面，内衬于第一导电层的侧边/边缘和第一表面143a以及开口 149a的底部，以形成导电迹线层830。其它合适类型的导电材料也可适用。镀覆的导电迹线层的厚度例如为约50-150 μ m。镀覆的导电迹线层的厚度例如也可低到约ΙΟμπι。其它合适厚度也可适用。如所示，镀覆的导电迹线层遵循第一导电层的表面形态并且内衬于开口的底部。毯覆式镀覆工艺的结果是，第二导电层包括平面的并且设置于第一导电层的第一表面上面的第一部分830i以及可称为凹进部分的设置于第一导电层的第一类开口 149a和第二类开口 149b中的第二部分8302，如图8b中所示。
[0081]通过在第二导电层830上面形成介电层840，继续工艺。在一个实施例中，介电层包括焊接掩模。假定其它类型的介电材料也可适用。在一个实施例中，焊接掩模通过例如分配、分层或丝网印刷的技术形成。可使用其它合适类型的技术。焊接掩模覆盖第二导电层的侧边/边缘和第一表面830a并且填充第二导电层的凹槽839。如所形成的焊接掩模包括平面第一表面840a，如图8c中所示。
[0082]工艺继续，以去除介电层840的部分。在一个实施例中，介电层的部分可通过暴露和显影技术来去除以形成开口 849。其它合适技术也可用于去除介电层的部分以形成开口849。
[0083]参看图Se，工艺继续，以在例如第二导电层的部分上面形成接合焊盘132。在一个实施例中，接合焊盘形成于介电层的开口 849中。在一个实施例中，接合焊盘通过镀覆工艺形成。导电层(其可包括与导电载体和迹线相同的材料，例如铜)可选择性地镀覆在不由介电层340覆盖的导电迹线层的第一表面830a的暴露部分上面，以形成接合焊盘。因此，介电层也充当镀覆掩模。导电迹线层的第一表面也充当用于形成接合焊盘的电镀工艺的基座或衬底。镀覆的接合焊盘的厚度例如为约0.01-1.5 μ m。例如与图7f中所述的厚度和材料类似的其它合适的厚度和材料也可适用。
[0084]包括图7h中类似描述的电路组件的裸片110通过粘合层150附接于封装衬底的裸片区，如图8f中所示。举例来说，形成线接合112，以在耦接到封装衬底上的导电迹线层830的接合焊盘132与裸片上的裸片焊盘之间产生电连接。形成封盖390以包封裸片和线接合，并且封盖的第二表面390b接触介电层的平面第一表面340a。所涉及的裸片、线接合、封盖以及工艺的特征与图7h中所描述的裸片、线接合、封盖以及工艺的特征类似。因此，将不描述或不详细描述这些工艺步骤。
[0085]参看图8g，加工导电载体的第二表面707b。在一个实施例中，通过合适的技术使导电载体的部分变薄或去除导电载体的部分直到所希望的厚度，如图7i中所述。因此，将不描述或不详细描述这些工艺步骤。
[0086]工艺继续，以形成通孔触点107并且界定封装衬底的导电迹线330，如图8h中所示。在一个实施例中，封装衬底的通孔触点通过使用合适的技术将剩余导电载体图案化而形成，如图7j中所述。举例来说，导电载体的图案化可通过任何合适蚀刻技术实现。举例来说，图案化的蚀刻掩模(未图示)，例如光致抗蚀剂，提供在变薄的导电载体的第二表面717上面。蚀刻可使用蚀刻掩模进行，以去除不由蚀刻掩模保护的导电载体的部分，以形成通孔触点107和隔开通孔触点的开口 779。蚀刻例如在第一导电层的第二表面143b上停止，同时形成通孔触点。由此，第一导电层也在形成通孔触点期间充当蚀刻停止层，以便蚀刻不会过度蚀刻封装衬底的非通孔触点区中的导电迹线层。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。用于将导电载体图案化的其它技术也可适用。
[0087]如先前所述，导电迹线层也内衬于第一导电层的侧边/边缘以及第一导电层的第二类开口 14%的底部。由于导电迹线层和导电载体包括相同材料，故蚀刻还去除内衬于第一导电层的第二类开口 14%的底部的导电迹线层的凹进部分的部分，暴露出第二类开口中的介电层的突起部分，如图8h中所示。由此界定封装衬底的导电迹线330以及导电迹线的隔离。因此，通孔触点和导电迹线通过相同蚀刻同时形成或界定。
[0088]如所形成的通孔触点的厚度例如实质上与变薄的导电载体的厚度相同。通孔触点例如也可包括其它合适厚度。通孔触点107直接耦接到封装衬底的通孔触点区中的导电迹线330。如所示，第一导电层中的第一类开口 149a允许通孔触点直接耦接到导电迹线的凹进部分以形成封装衬底的互连结构。
[0089]将导电载体图案化后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。
[0090]蚀刻后，第一导电层的第二类开口 14%暴露出第一导电层的侧边的部分以及介电层的第二表面340b的突起部分。在一个实施例中，提供绝缘层106，填充通孔触点之间的空间779并且部分地填充第一导电层之间的第二类开口 14%，如图Si中所示。如所示，绝缘层包括接触介电层的第二表面的部分的突起部分106p。绝缘层隔离通孔触点。在一个实施例中，绝缘层包括介电材料，例如焊接掩模。绝缘层例如可通过任何合适类型的介电材料和技术形成。在通孔触点之间形成的绝缘层可称为封装衬底的基座衬底106。
[0091]在一个实施例中，通孔触点的第二表面107b可实质上与基座衬底的第二表面共平面或不共平面，与图7k中所述的情况类似。
[0092]通过形成耦接到通孔触点的封装触点160，继续工艺，如图8j中所示。举例来说，封装触点形成于封装衬底的通孔触点的第二表面上，与图71中所述的情况类似。因此，将不描述或不详细描述共同特征。形成例如图3中所示的半导体封装的半导体封装。
[0093]图9a_f展示用于形成半导体封装的另一实施例。所述工艺与图7a_l和图8a_j中所述的工艺类似。参看图9a，介电层340 (例如焊接掩模)包括平面第一表面340a并且覆盖第二导电层的侧边/边缘和第一表面830a并且填充第二导电层的凹槽839。接合焊盘132形成于介电层的开口 849中的第二导电层的部分的上面，与图Se中所述的情况相同。因此，可以不描述或不详细描述共同元件。
[0094]工艺继续，以去除介电层的部分，如图9b中所示。在一个实施例中，去除第二导电层830的凹槽839中的介电层340的部分，暴露出封装衬底的非裸片区中的导电迹线层的凹进部分。介电层的部分例如可通过将介电层图案化来去除。举例来说，图案化的蚀刻掩模(未图示)(例如光致抗蚀剂)提供在介电层的第一表面上面。蚀刻可使用蚀刻掩模进行，以去除介电层的部分。蚀刻例如在第二导电层830的凹进部分8 302上停止，同时在介电层440中形成开口 949。因此，第二导电层的凹进部分8302也在去除介电层的部分期间充当蚀刻停止层。蚀刻例如可为各向同性蚀刻，例如湿式蚀刻。用于将介电层图案化的其它技术也可适用。
[0095]通过将图7h中类似描述的裸片110附接在封装衬底的裸片区105a中制备的粘合层150上面，继续工艺，如图9b中所示。例如形成线接合112，以在耦接到导电迹线层的接合焊盘与裸片上的裸片焊盘之间产生电连接。形成封盖490以包封裸片和线接合。在一个实施例中，封盖的第二表面490b接触介电层440的平面第一表面440a，而封盖的材料的部分也填充介电层中的开口 949以及由第二导电层形成的凹槽839。所涉及的裸片、线接合、封盖以及工艺的特征与图7h中所描述的裸片、线接合、封盖以及工艺的特征类似。因此，将不描述或不详细描述这些工艺步骤。
[0096]参看图9c，加工导电载体的第二表面707b，与图7i和8g中描述的情况类似。在一个实施例中，通过合适的技术使导电载体的部分变薄或去除导电载体的部分直到所希望的厚度，如图7i中所述。因此，将不描述或不详细描述这些工艺步骤。
[0097]工艺继续，以使用合适的技术(例如蚀刻工艺)形成如图9d中所示的封装衬底的通孔触点107和导电迹线330，如图7j和图8h中所述。举例来说，蚀刻可使用蚀刻掩模进行，以去除不由蚀刻掩模保护的导电载体的部分，以形成通孔触点107和隔开通孔触点的开口779。蚀刻例如在非通孔触点区中的第一导电层的第二表面143b上停止，同时在通孔触点区中形成通孔触点107。由此，第一导电层也在形成通孔触点期间充当蚀刻停止层，以便蚀刻不会过度蚀刻封装衬底的非通孔触点区中的导电迹线层。由于导电迹线层和导电载体包括相同材料，故蚀刻还去除内衬于第一导电层的第二类开口 14%的底部的导电迹线层的凹进部分8302的部分，暴露出第二类开口中的封盖材料的突起部分，如图9d中所示。由此界定封装衬底的导电迹线330以及导电迹线的隔离。因此，通孔触点和导电迹线通过相同蚀刻同时形成或界定。
[0098]通孔触点107直接耦接到封装衬底的通孔触点区中的导电迹线330。如所示，第一导电层中的第一类开口 149a允许通孔触点直接耦接到导电迹线以形成封装衬底的互连结构。
[0099]将导电载体图案化后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。
[0100]蚀刻后，第一导电层中的第二类开口 14%暴露出第一导电层143的侧边的部分以及封盖的第二表面490b的突起部分。在一个实施例中，提供绝缘层106，填充通孔触点107之间的开口 779并且部分地填充第一导电层的第二类开口 149b，形成突起部分106p，如图9e中所示。如所示，绝缘层的突起部分106p还在封装衬底的周边103c-d处接触第二类开口中的封盖的突起部分以及介电层的第二表面440b的部分。绝缘层隔离通孔触点。在一个实施例中，绝缘层包括介电材料，例如焊接掩模。假定具有与封盖相同的材料的绝缘层也可适用。绝缘层例如可通过任何合适类型的介电材料和技术形成。在通孔触点之间形成的绝缘层可称为封装衬底的基座衬底106。
[0101]通过形成耦接到通孔触点107的封装触点160，继续工艺，如图9f中所示。举例来说，封装触点形成于通孔触点的第二表面107b上，所述第二表面实质上与基座衬底的第二表面106b共平面或不共平面，与图71中所述的情况类似。因此，将不描述或不详细描述共同特征。形成例如图4中所示的半导体封装的半导体封装。
[0102]图10a-f展示用于形成半导体封装的另一实施例。所述工艺与图7a_l、图8a_j以及图9a_f中所述的工艺类似。参看图10a，所述工艺处于与图Se和图9a中所述的阶段类似的阶段。因此，可以不描述或不详细描述共同元件。
[0103]参看图10b，工艺继续，以去除介电层340的部分。在一个实施例中，去除所述介电层的部分，而封装衬底的裸片区中的介电层540的部分保留。因此，暴露出封装衬底的非裸片区中的第二导电层830的部分和接合焊盘132。介电层的部分例如可通过合适的技术来去除，如图9b中所述。因此，可以不描述或不详细描述这些工艺步骤和特征。
[0104]通过将图7h中类似描述的裸片110附接在封装衬底的裸片区105a中制备的粘合层150上面，继续工艺，如图1Ob中所示。例如形成线接合112，以在耦接到导电迹线层830的接合焊盘132与裸片上的裸片焊盘之间产生电连接。形成封盖590以包封裸片和线接合。在一个实施例中，封盖的第二表面590b接触导电迹线层的第一表面830a,而封盖的材料的部分也填充由第二导电层形成的凹槽839。所涉及的裸片、线接合、封盖以及工艺的特征与图7h中所描述的裸片、线接合、封盖以及工艺的特征类似。因此，将不描述或不详细描述这些工艺步骤。
[0105]参看图10c，加工导电载体707的第二表面707b，与图71、8g和9c中描述的情况类似。在一个实施例中，通过合适的技术使导电载体的部分变薄或去除导电载体的部分直到所希望的厚度，如图7i中所述。因此，将不描述或不详细描述这些工艺步骤。
[0106]工艺继续，以使用合适的技术(例如蚀刻工艺)形成如图1Od中所示的封装衬底的通孔触点107和导电迹线330，如图7j、图8h以及图9d中所述。举例来说，蚀刻可使用蚀刻掩模进行，以去除不由蚀刻掩模保护的导电载体的部分，以形成通孔触点107和隔开通孔触点的开口 779。蚀刻例如在非通孔触点区中的第一导电层的第二表面143b上停止，同时在通孔触点区中形成通孔触点107。蚀刻还去除内衬于第一导电层的第二类开口 14%的底部的导电迹线层的凹进部分8302的部分，暴露出封装衬底的第二类开口 14%中和周边103c-d处的封盖材料的突起部分以及裸片区105a中的介电层的第二表面540b的突起部分，如图1Od中所示。由此界定封装衬底的导电迹线330以及导电迹线的隔离。因此，通孔触点和导电迹线通过相同蚀刻同时形成或界定。
[0107]通孔触点107直接耦接到封装衬底的通孔触点区中的导电迹线330。如所示，第一导电层中的第一类开口 149a允许通孔触点直接耦接到导电迹线以形成封装衬底的互连结构。
[0108]将导电载体图案化后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。
[0109]蚀刻后，第一导电层的第二类开口 14%暴露出第一导电层143的侧边的部分以及封盖的第二表面590b的突起部分。在一个实施例中，提供绝缘层106，填充通孔触点之间的开口 779并且部分地填充第一导电层的第二类开口 149b，形成突起部分106p，如图1Oe中所示。如所示，绝缘层的突起部分106p还接触封装衬底的第二类开口 149b中和周边103c-d处的封盖的第二表面590b的突起部分以及裸片区105a中的介电层的第二表面540b的突起部分。绝缘层隔离通孔触点。形成绝缘层的材料和工艺与图9e中描述的材料和工艺类似。因此，将不描述或不详细描述材料和工艺的细节。
[0110]通过形成耦接到通孔触点107的封装触点160，继续工艺，如图1Of中所示。封装触点例如形成于通孔触点的第二表面107b上，所述第二表面可实质上与基座衬底的第二表面106b共平面或不共平面，与图71中所述的情况类似。因此，将不描述或不详细描述共同特征。形成如图5中所示的半导体封装的半导体封装。
[0111]图lla-f展示用于形成半导体封装的另一实施例。所述工艺与图7a_l、图8a_j、图9a_f以及图10a-f中所述的工艺类似。参看图1la,所述工艺处于与图8e、图9a以及图1Oa中所述的阶段类似的阶段。因此，可以不描述或不详细描述共同元件。
[0112]参看图1 Ib，工艺继续，以去除介电层340。在一个实施例中，去除整个介电层340。由此,暴露出第二导电层830的第一表面830a和接合焊盘132。介电层340例如可通过合适的技术(例如蚀刻工艺)去除，如图9b中所述。因此，可以不描述或不详细描述这些工艺步骤和特征。蚀刻例如在第二导电层的第一表面830a和接合焊盘上停止。
[0113]通过将图7h中类似描述的裸片110附接在封装衬底的裸片区105a中制备的粘合层150上面，继续工艺，如图1lb中所示。例如形成线接合112，以在耦接到导电迹线层830的接合焊盘与裸片上的裸片焊盘之间产生电连接。形成封盖690以包封裸片和线接合。在一个实施例中，封盖的第二表面690b接触导电迹线层的第一表面830a,而封盖的材料的部分还填充由第二导电层830形成的凹槽839。所涉及的裸片、线接合、封盖以及工艺的特征与图7h中所描述的裸片、线接合、封盖以及工艺的特征类似。因此，将不描述或不详细描述这些工艺步骤。
[0114]参看图11c，加工导电载体的第二表面707b，与图71、8g、9c以及1c中描述的情况类似。在一个实施例中，通过合适的技术使导电载体的部分变薄或去除导电载体的部分直到所希望的厚度，如图7i中所述。因此，将不描述或不详细描述这些工艺步骤。
[0115]工艺继续，以使用合适的技术(例如蚀刻工艺)形成如图1ld中所示的封装衬底的通孔触点107和导电迹线330，如图7j、图8h、图9d以及图1Od中所述。举例来说，蚀刻可使用蚀刻掩模进行，以去除不由蚀刻掩模保护的导电载体的部分，以形成通孔触点107和隔开通孔触点的开口 779。蚀刻例如在非通孔触点区中的第一导电层的第二表面143b上停止，同时在通孔触点区中形成通孔触点107。蚀刻还去除内衬于第一导电层的第二类开口 149b的底部的导电迹线层的凹进部分8302的部分，暴露出封装衬底的非裸片区105b中和周边103c-d处的第二类开口 14%中的封盖材料的突起部分以及裸片区中的粘合层150的部分，如图1ld中所示。由此界定封装衬底的导电迹线330以及导电迹线的隔离。因此，通孔触点和导电迹线通过相同蚀刻同时形成或界定。
[0116]通孔触点107直接耦接到封装衬底的通孔触点区中的导电迹线330。如所示，第一导电层中的第一类开口 149a允许通孔触点直接耦接到导电迹线以形成封装衬底的互连结构。
[0117]将导电载体图案化后，去除掩模。掩模例如可通过灰化去除。用于去除掩模的其它技术也可适用。
[0118]蚀刻后，第一导电层的第二类开口 149b暴露出第一导电层的侧边的部分、封盖的第二表面690b的突起部分以及导电迹线的第二表面330b的部分。在一个实施例中，提供绝缘层106，填充通孔触点之间的空间779并且部分地填充第一导电层的第二类开口 14%，形成突起部分106p，如图lie中所示。如所示，绝缘层的突起部分还接触封装衬底的非裸片区105b中的第二类开口 149b中和周边103c-d处的封盖的第二表面690b的突起部分以及裸片区105a中的粘合层150的部分。绝缘层隔离通孔触点。形成绝缘层的材料和工艺与图9e中描述的材料和工艺类似。因此，将不描述或不详细描述材料和工艺的细节。
[0119]通过形成耦接到通孔触点107的封装触点160，继续工艺，如图1lf中所示。封装触点例如形成于通孔触点的第二表面上，所述第二表面可实质上与基座衬底的第二表面107b共平面或不共平面，与图71中所述的类似。因此，将不描述或不详细描述共同特征。形成例如图6中所示的半导体封装的半导体封装。
[0120]关于图8a_j、图9a_f、图10a_f以及图1 la_f描述的实施例包括如关于图7a_l描述的一些或所有优点。因此，将不描述或不详细描述这些优点。如关于图8a_j、图9a_f、图10a-f以及图lla-f描述的实施例产生其它优点。举例来说，如图8a_j、图9a_f、图10a_f以及图lla-f的实施例中所描述，基座衬底的第一表面106a的部分包括部分地占据第一导电层的第二类开口 149b的突起部分106p。因此，封装衬底的非通孔触点区中的第一导电层的第二类开口 14%为基座衬底提供更大的表面积以有效地固持通孔触点。因此，进一步增强了半导体封装的可靠性。
[0121]图12a_e展示用于形成半导体封装的另一实施例。所述工艺与图7a_l、图8a_j、图9a_f、图10a-f以及图lla-f中描述的工艺类似。因此，可以不描述或不详细描述共同元件。
[0122]参看图12a，提供基座载体或引线框架1200。在一个实施例中，基座载体包括具有第一主表面1200a和第二主表面1200b的导电载体。第一和第二主表面例如包括平面表面。假定主表面中的任一者为非平面也可适用。导电载体例如包括Cu、Cu合金、Fe或N1-Fe合金，与图7a中描述的情况类似。其它合适类型的导电材料也可适用。在一个实施例中，导电载体1200的厚度实质上与待形成的封装衬底的通孔触点107的厚度相同。举例来说，导电载体的厚度为约100-300 μ m。视通孔触点的所希望的厚度而定，其它合适的厚度也可适用。如随后将描述，导电载体例如可充当封装衬底的互连结构的一部分，例如通孔触点。
[0123]在一个实施例中，通过提供支撑载体1300，继续工艺。所述支撑载体例如为用于加工裸片封装的临时性载体。所述载体的刚性应足以充当支撑物并且经受住其它加工步骤。借助于非限制性实例，支撑载体可为硅、标准钢、Cu或Cu合金。各种类型的材料可用于形成支撑载体。
[0124]在一个实施例中，将粘合剂1500提供于支撑载体的第一表面1300a上以促进导电载体1200临时接合到支撑载体1300上。其它临时性接合技术也可适用。粘合剂例如可为提供导电载体的临时性接合的任何类型的粘合剂。粘合剂可呈不同形式。举例来说，粘合剂可为带状、液体状或糊状的。粘合剂可使用各种技术提供于支撑载体上。所用技术可视粘合剂的类型或形式而定。举例来说，带状粘合剂可通过层合提供于支撑载体上，糊状粘合剂可通过印刷提供于支撑载体上，而液体状粘合剂可通过旋涂提供于衬底上。
[0125]在一个实施例中，导电载体的第二表面1200b通过粘合剂1500附接于支撑载体1300上，如图12b中所示。根据所用设备和粘合剂的类型，使用任何合适技术，将导电载体附接于支撑载体。
[0126]工艺继续，以形成具有预界定的开口和接合焊盘的第一和第二导电层。在一个实施例中，除了导电载体具有实质上与附接于支撑载体的所希望的通孔触点的厚度相同的厚度以外，工艺如图7b_g中类似所述继续。因此，将不描述或不详细描述这些工艺步骤。工艺继续，直到形成如图12c中所示的附接于支撑载体的经部分加工的封装衬底为止。
[0127]通过附接裸片110，将所述裸片通过线接合电耦接到导电迹线130并且形成封盖190以包封裸片和线接合112，继续工艺，如图12d中所示。所涉及的裸片、线接合、封盖以及工艺的特征与图7h中所描述的裸片、线接合、封盖以及工艺的特征类似并且因此将不描述或不详细描述细节。
[0128]参看图12e，形成封盖之后，支撑载体1300和粘合剂1500与导电载体1200分离。在一个实施例中，进行脱接合(debonding)处理。所述脱接合处理例如可引起粘合剂的粘合强度损失或减小以使得裸片组合件与支撑载体分离。在一个实施例中，脱接合处理包括温度处理或热处理。当加热到脱接合温度时，粘合剂的粘合强度损失或减小。其它类型的脱接合处理也可适用。脱接合处理可视所用粘合剂的类型而定。脱接合处理可包括化学处理(例如施加溶剂以溶解粘合剂)或机械处理(例如牵拉或扭转)以使裸片组合件与支撑载体分离。
[0129]如图12e中所示去除支撑载体后经部分加工的封装与如图7i中所示经部分加工的封装类似。在一个实施例中，如图12e中所示的导电载体的厚度已经根据所希望的通孔触点的厚度预先制备。因此，避免了去除过量导电载体材料的额外工艺。
[0130]工艺如图7j中类似描述继续，以形成通孔触点、基座衬底以及封装触点并且继续向前。因此，将不描述或不详细描述这些工艺步骤。工艺继续，直到形成与如图1中所示的封装类似的封装为止。
[0131]可修改如图12a_e中所描述的工艺以产生如图3_6中所示的封装。举例来说，在导电载体1200附接于支撑载体1300之后，如图7b-g中所描述的形成第一和第二导电层、介电层以及接合焊盘的工艺可由图8a-e中描述的工艺代替，并且进一步加工以形成如图8f、图％、图1Ob以及图1lb中所示的经部分加工的封装衬底，省略了去除过量导电载体材料的步骤，因为导电载体具有实质上与已经预先制备的所希望的通孔触点的厚度相同的厚度。因此，将不描述或不详细描述这些工艺步骤。工艺接着如图12d所述从此时继续，以去除支撑载体，并且继续向前，直到形成完整半导体封装(例如图3、4、5或6中所示的半导体封装)为止。
[0132]图13a_d展示用于形成半导体封装的另一实施例。所述工艺与图7a_l、图8a_j、图9a_f、图10a-f、图lla_f以及图12a_e中描述的工艺类似。因此，可以不描述或不详细描述共同元件。
[0133]参看图13a，提供经部分加工的封装衬底。经部分加工的封装衬底处于如图7g中所描述的加工阶段。举例来说，具有预界定的开口和接合焊盘的第一和第二导电层形成于导电载体707上面。经部分加工的封装衬底可在封装衬底的裸片区105a中任选地包括介电层140，例如焊接掩模。因此，可以不描述或不详细描述共同特征。
[0134]在一个实施例中，通过加工导电载体的第二表面707b，继续工艺。在一个实施例中，去除导电载体707的部分。举例来说，将导电载体的第二表面707b图案化以去除过量材料。举例来说，使导电载体变薄或去除导电载体直到合适厚度。可将导电载体变薄到如图13b中所示的所希望的通孔触点厚度。[可使用蚀刻、研磨或抛光技术去除导电载体的第二主表面。蚀刻例如包括湿式蚀刻/化学蚀刻。用于使导电载体变薄的其它技术也可适用。
[0135]在一个实施例中，通过提供如图13c中所示的支撑载体1300，继续工艺。支撑载体例如为用于加工裸片封装的临时性载体，并且粘合剂1500提供于支撑载体的第一表面1300a上以促进经部分加工的封装衬底临时性接合到支撑载体上。支撑载体和粘合剂的特征与图12a中所描述的支撑载体和粘合剂的特征相同。因此，将不描述或不详细描述这些特征。
[0136]参看图13d，通过将经部分加工的封装衬底附接到支撑载体1300，继续工艺。举例来说，导电载体的第二表面717通过粘合剂附接于支撑载体，如图13d中所示。如图13d中所示的所得结构与图12c中所示的所得结构相同。因此，可以不描述共同特征。
[0137]工艺如图12d_e和图7j中类似描述继续，以完成半导体封装，并且继续向前。因此，将不描述或不详细描述这些工艺步骤。工艺继续，直到形成与如图1中所示的封装类似的封装为止。
[0138]可修改如图13a_d中所描述的工艺以制造如图3_6中所示的封装。举例来说，如图13a中所述所示的经部分加工的封装可由处于图8e、9a、1a或Ila中所述的加工阶段的经部分加工的封装代替。工艺接着继续，以进一步加工导电载体的第二表面，如图13b中所述。因此，将不描述或不详细描述这些工艺步骤。工艺接着从图13b继续，并且继续向前，直到形成完整半导体封装(例如图3、4、5或6中所示的半导体封装)为止。
[0139]关于图12a_e和图13a_d描述的实施例包括如关于图7a_l、图8a_j、图9a_f、图10a-f以及图lla-f中描述的一些或所有优点。因此，将不描述或不详细描述这些优点。如关于图12a_e和图13a_d描述的实施例产生其它优点。举例来说，在关于图12a_e所述的实施例中，预先制备具有实质上与通孔触点的厚度相同的预界定厚度的导电载体。这消除了通过可引起过度蚀刻导电载体的蚀刻工艺来去除导电载体的过量材料到通孔触点的厚度的步骤并且进一步降低了成本。此外，使用如这些实施例中所描述的临时性载体和粘合剂在裸片封装的组装期间为导电载体提供足够的支撑。临时性载体可在使用之后回收，并且因此提供用于制造半导体封装的成本相对节约的方法。
[0140]如图7a_l、图 8a_j、图 9a_f、图 10a_f、图 lla-f,? 12a_e 以及图 13a_d 中所描述的工艺包括线接合裸片。在另一实施例中，所述工艺可包括倒装芯片类型的裸片。应了解，可进行修改以形成匹配倒装芯片裸片的裸片触点的接触焊盘以用于倒装芯片应用。还应了解，对于倒装芯片应用，封盖的第一表面可覆盖倒装芯片的非作用表面或实质上与倒装芯片的非作用表面共平面。因此，可以不描述或不详细描述关于倒装芯片应用的细节。
[0141]本发明可以在不背离其精神或主要特征的情况下以其它特定形式实施。因此，前述实施例在所有方面均被视为说明性而非限制本文中所述的本发明。
【权利要求】
1.一种封装衬底，其包含: 具有第一和第二主表面的基座衬底以及多个通孔触点，所述多个通孔触点延伸穿过所述基座衬底的第一主表面至第二主表面； 具有多个开口的第一导电层，所述第一导电层设置于所述基座衬底的第一表面和所述通孔触点之上，其中所述开口经配置以匹配所述封装衬底的导电迹线布局；以及 设置于所述第一导电层上面的导电迹线，其中所述导电迹线通过所述第一导电层的所述开口中的一些直接耦接到所述通孔触点。
2.根据权利要求1所述的装置，其中 所述通孔触点和所述导电迹线包含第一导电材料；并且 所述第一导电层包含第二导电材料，且所述第二导电材料与所述第一导电材料不同。
3.根据权利要求2所述的装置，其中所述第一导电材料包含铜并且所述第二导电材料包含镍。
4.根据权利要求1所述的装置，其中所述基座衬底的所述第一主表面包括突起部分，所述突起部分部分地占据所述第一导电层的所述开口中的一些。
5.一种半导体封装，其包含: 具有第一和第二主表面的封装衬底，其中所述封装衬底包含基座衬底以及多个通孔触点，所述多个通孔触点延伸穿过所述封装衬底的第一主表面至第二主表面； 具有第一类和第二类开口的第一导电层，所述第一导电层设置于所述封装衬底的第一表面上，其中所述开口经配置以匹配所述封装衬底的导电迹线布局； 设置于所述第一导电层上面的导电迹线，其中所述导电迹线通过所述第一导电层的第一类开口直接耦接到所述通孔触点； 设置于所述封装衬底的裸片区上的裸片，在所述裸片的第一或第二表面上具有导电触点，其中所述裸片的所述导电触点电耦接到所述导电迹线；以及设置于所述封装衬底上以包封所述裸片的封盖。
6.根据权利要求5所述的半导体封装，其中: 所述通孔触点和所述导电迹线包含第一导电材料；并且 所述第一导电层包含第二导电材料，且所述第二导电材料与所述第一导电材料不同。
7.根据权利要求6所述的半导体封装，其中所述第一导电材料包含铜并且所述第二导电材料包含镍。
8.根据权利要求5所述的半导体封装，其中所述基座衬底包括第一和第二表面，其中所述基座衬底的所述第一表面包括突起，且所述突起部分地占据所述第一导电层的第二类开口。
9.根据权利要求8所述的半导体封装，其包含设置于所述导电迹线上的介电层，其中所述介电层隔离所述导电迹线。
10.根据权利要求9所述的半导体封装，其中: 所述介电层在所述封装衬底的非裸片区中包括开口 ；并且 所述封盖包括第一和第二主表面，其中所述封盖的第二主表面包括突起，所述突起占据所述介电层的开口。
11.根据权利要求8所述的半导体封装，其中所述介电层设置于所述封装衬底的裸片区中的导电迹线上。
12.一种用于形成半导体封装的方法，其包含: 提供具有第一和第二表面的导电载体； 在所述导电载体的第一表面上面形成第一导电层，所述第一导电层具有第一类和第二类开口 ； 在所述第一导电层上面形成导电迹线； 将裸片安装在所述导电载体的第一表面上，所述裸片耦接到所述导电迹线； 用封盖包封所述裸片； 将所述导电载体的所述第二表面图案化以形成封装衬底的通孔触点，其中所述导电迹线通过所述第一导电层的第一类开口直接耦接到所述通孔触点；以及 形成填充所述通孔触点之间的空间的绝缘层，从而形成所述封装衬底的基座衬底。
13.根据权利要求12所述的方法，其中形成所述第一导电层包含: 在所述导电载体的第一表面上提供第一图案化掩模层； 在所述导电载体的 暴露部分上镀覆第一导电材料；以及 去除所述第一图案化掩模层以形成所述第一类开口。
14.根据权利要求12所述的方法，其中形成所述导电迹线包含: 在所述第一导电层上面形成第二图案化掩模； 在不由所述第二图案化掩模覆盖的第一导电层的暴露部分上镀覆第二导电材料。
15.根据权利要求14所述的方法，其包含使用所述导电迹线作为蚀刻掩模去除所述第一导电层的部分以形成所述第二类开口。
16.根据权利要求12所述的方法，其中形成所述第一导电层包含: 在所述导电载体的第一表面上提供第一图案化掩模层； 在所述导电载体的暴露部分上镀覆第一导电材料；以及 去除所述第一图案化掩模层以形成所述第一类开口和所述第二类开口。
17.根据权利要求16所述的方法，其中形成所述导电迹线包含: 在所述第一导电层上毯覆式镀覆第二导电层，其中所述第二导电层包含第一平面部分及第二凹进部分，所述第一平面部分位于所述第一导电层的第一表面上，而所述第二凹进部分内衬于所述第一导电层的第二类开口内；并且其中 将所述导电载体的第二表面图案化以形成通孔触点包含蚀刻，所述蚀刻同时去除所述第二导电层的凹进部分的部分以界定所述导电迹线。
18.根据权利要求17所述的方法，其中: 所述导电载体和所述第二导电层包含第二导电材料；并且 所述第一导电层包含第一导电材料，且所述第一导电材料与所述第二导电材料不同。
19.根据权利要求18所述的方法，其中所述第二导电材料包含铜并且所述第一导电材料包含镍。
20.根据权利要求17所述的方法，其中所述基座衬底包括第一和第二表面，其中所述基座衬底的第一表面包括突起，所述突起部分填充所述第一导电层的第二类开口。
21.根据权利要求12所述的方法，其包含在所述导电迹线的部分上面形成接触焊盘，其中所述裸片耦接到所述接触焊盘。
22.根据权利要求12所述的方法，其中所述导电载体的厚度实质上与待形成的所述通孔触点的厚度相同。
23.根据权利要求22所述的方法，其包含: 提供支撑载体，其经制备以在所述支撑载体的第一表面上具有粘合层；以及 将所述导电载体 附接到所述支撑载体，随后形成所述第一导电载体。
【文档编号】H01L23/31GK104051394SQ201410093319
【公开日】2014年9月17日 申请日期:2014年3月13日 优先权日:2013年3月15日
【发明者】袁敬强 申请人:联合科技(股份有限)公司