一种阵列基板及其制作方法、显示装置制造方法
【专利摘要】本发明公开了一种阵列基板及其制作方法、显示装置，用以解决像素电极与漏极搭接后容易形成断层的问题。所述阵列基板包括：位于衬底基板上的栅极、有源层、源极和漏极，位于所述漏极上方与所述漏极搭接的像素电极，该像素电极上与漏极搭接的区域为像素电极的搭接部；还包括位于所述像素电极下方且与所述漏极接触的第一绝缘层，所述第一绝缘层沿着从所述搭接部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露出待与所述搭接部相接触的漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面所在的平面。
【专利说明】
【技术领域】
[0001] 本发明涉及显示【技术领域】，尤其涉及一种阵列基板及其制作方法、显示装置。 一种阵列基板及其制作方法、显示装置
【背景技术】
[0002] 液晶显示技术迅速发展，并成为目前工业界的新星和经济发展的亮点。在液晶显 示蓬勃发展的同时，宽视角、高画质和较快的响应速度等成为显示装置件的迫切要求。目前 出现了不同电场模式的多种显示模式技术。具有宽视角、高画质与较快的响应速度等特性， 非常适合应用于各种动态影像用液晶显示领域。
[0003] 液晶显示器中的阵列基板上设置有像素阵列，每一像素区域设置有起开关作用的 薄膜晶体管，以及与薄膜晶体管的漏极相连的像素电极。
[0004] 薄膜晶体管的漏极与像素电极电连接以提供电压。像素电极覆盖像素的显示区 域，为了保证像素的透过率，像素电极的厚度越薄越好，而一般漏极的厚度要大于像素电极 的厚度。
[0005] 传统HADS像素的工艺流程为：在衬底基板上依次制作栅极、栅极绝缘层、有源层、 源极和漏极、像素电极、钝化层和公共电极等。
[0006] 在形成有源层、源极和漏极之后，直接制作像素电极时，像素电极和漏极由于搭接 连接而产生较大的断差，由于像素电极材质较薄，容易产生断层，导致不良。
【发明内容】
[0007] 本发明实施例提供一种阵列基板及其制作方法、显示装置，用以解决像素电极与 漏极搭接时容易形成断层的问题。
[0008] 所述阵列基板包括：位于衬底基板上的栅极、栅极绝缘层、有源层、源极和漏极，位 于所述漏极上方与所述漏极搭接的像素电极，该像素电极上与漏极搭接的区域为像素电极 的搭接部；还包括：
[0009] 位于所述像素电极下方且与所述漏极接触的第一绝缘层，所述第一绝缘层沿着从 所述搭接部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露出待与所述搭接部 相接触的漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面所在的平面。
[0010] 较佳地，所述第一绝缘层上设置有与所述像素电极上除所述搭接部的区域相对应 的开口。
[0011] 较佳地，所述第一绝缘层沿所述搭接部的边缘向远离所述搭接部的方向延伸，覆 盖源极和漏极之间露出的有源层。
[0012] 较佳地，所述源极、漏极和有源层同层设置；所述第一绝缘层的厚度小于所述漏极 的厚度。
[0013] 较佳地，所述源极和漏极位于所述有源层上方且与所述有源层叠层设置；
[0014] 所述第一绝缘层的厚度小于所述漏极和有源层的厚度之和。
[0015] 较佳地，所述第一绝缘层为氮化硅膜层或氧化硅膜层。
[0016] 本发明实施例提供一种阵列基板的制作方法，包括：
[0017] 在衬底基板上制作栅极、栅极绝缘层、有源层、源极和漏极的过程，以及制作第一 绝缘层和像素电极的过程，所述像素电极与所述漏极搭接，该像素电极上与漏极搭接的区 域为像素电极的搭接部；
[0018] 其中，制作第一绝缘层和像素电极的过程，包括：
[0019] 在形成有所述栅极、栅极绝缘层、有源层、源极和漏极的基板上，形成所述第一绝 缘层和所述像素电极，所述第一绝缘层位于所述像素电极与所述栅极绝缘层之间，沿所述 搭接部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露出待与所述搭接部相接 触的漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面所在的平面；所述像素 电极位于所述漏极和第一绝缘层上与所述露出的漏极搭接。
[0020] 较佳地，所述在衬底基板上制作栅极、栅极绝缘层、有源层、源极和漏极的过程，包 括：
[0021] 在衬底基板上形成包括所述栅极的图形；
[0022] 在形成有所述栅极的衬底基板上形成所述栅极第一绝缘层；
[0023] 在形成有所述栅极第一绝缘层的衬底基板上形成有源层、源极和漏极的图形。
[0024] 较佳地，在形成有所述栅极绝缘层的衬底基板上形成有源层、源极和漏极的图形， 包括：
[0025] 在形成有所述栅极绝缘层的衬底基板上形成半导体薄膜；在所述半导体薄膜上形 成导电膜层；通过一次构图工艺，对所述导电膜层和半导体薄膜进行图案化，形成相互绝缘 的源极和漏极的图形，以及位于源极和漏极下方的有源层的图形；或者
[0026] 在形成有所述栅极绝缘层的衬底基板上形成半导体薄膜，通过构图工艺对所述半 导体层进行图案化形成所述有源层的图形；在形成有所述有源层图形的衬底基板上形成导 电膜层，对所述导电膜层进行构图工艺形成所述源极和漏极的图形。
[0027] 本发明实施例还提供一种显示装置，包括所述阵列基板。
[0028] 本发明实施例提供的阵列基板包括：位于衬底基板上的栅极、有源层、源极和漏 极，位于所述漏极上方与所述漏极搭接的像素电极，该像素电极上与漏极搭接的区域为像 素电极的搭接部；还包括：位于所述像素电极下方且与所述漏极接触的第一绝缘层，所述 第一绝缘层沿着从所述搭接部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露 出待与所述搭接部相接触的漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面 所在的平面。由于第一绝缘层上表面所在的第一平面低于所述漏极上表面所在的第二平 面，像素电极依照第一平面和第二平面对应的台阶形成于第一绝缘层和漏极上，像素电极 经过两个台阶与漏极相连，两个台阶降低了像素电极局部的形变程度，解决了像素电极与 漏极搭接后容易形成断层的问题。
【专利附图】
【附图说明】
[0029] 图1为本发明实施例提供的阵列基板俯视不意图；
[0030] 图2为图1在A' -A向的截面示意图之一；
[0031] 图3为图1在A' -A向的截面示意图之二；
[0032] 图4为图1所不的阵列基板局部位置放大不意图；
[0033] 图5为图1所示的第一绝缘层俯视示意图。
【具体实施方式】
[0034] 本发明实施例提供一种阵列基板及其制作方法、显示装置，用以解决像素电极与 漏极搭接时容易形成断层的问题。
[0035] 本发明实施例提供一种阵列基板，该阵列基板包括类似于现有技术的衬底基板、 衬底基板上的栅极、有源层、源极和漏极，位于所述栅极和有源层之间的栅极绝缘层，以及 与所述漏极通过搭接方式连接的像素电极；为了解决像素电极搭接于所述漏极上由于漏极 与栅极绝缘层之间形成的台阶太高导致像素电极断层的问题，所述阵列基板还设置有位于 所述像素电极与所述栅极绝缘层之间，沿所述搭接部的边缘向远离所述搭接部的方向延伸 的绝缘层，该绝缘层为第一绝缘层，露出待与所述搭接部相接触的漏极，所述第一绝缘层上 表面所在的平面低于所述漏极上表面所在的平面。像素电极形成在所述漏极、第一绝缘层 以及栅极绝缘层上，降低了像素电极局部的形变程度，避免了像素电极与漏极搭接时断层 的几率。
[0036] 以下将结合附图具体说明本发明实施例提供的技术方案。
[0037] 参见图1，为本发明实施方式提供的阵列基板的俯视示意图，阵列基板包括：
[0038] 位于衬底基板1上的栅极11、有源层13、源极14和漏极15,位于栅极11和有源层 13之间的栅极绝缘层12,位于漏极15上方与漏极15搭接的像素电极16,该像素电极16上 与漏极15搭接的区域为像素电极16的搭接部（也称连接部）；
[0039] 栅极11、栅极绝缘层12、有源层13、源极14和漏极15构成薄膜晶体管TFT，该薄 膜晶体管TFT的结构与现有技术TFT的结构类似；
[0040] 还包括：
[0041] 位于像素电极16与栅极绝缘层12之间，沿搭接部（如图2中虚线围设的区域） 的边缘向远离搭接部的方向延伸的第一绝缘层17,露出待与搭接部相接触（即相连接）的 漏极部分，第一绝缘层17上表面所在的平面低于漏极15上表面所在的平面。
[0042] 图1所示的阵列基板，源极14、漏极15和有源层13的设置方式至少包括以下两种 方式：
[0043] 实施方式一：所述源极、漏极和有源层同层设置，所述第一绝缘层的厚度小于所述 漏极的厚度。
[0044] 实施方式二：所述源极和漏极位于所述有源层上方且与所述有源层叠层设置；所 述第一绝缘层的厚度小于所述漏极和有源层的厚度之和。
[0045] 图2和图3为图1在A' -A向的截面图，图2为对应于所述实施方式一的阵列基 板，图3为对应于所述实施方式二的阵列基板。
[0046] 上述第一绝缘层的设置方式保证第一绝缘层位于像素电极的下方与像素电极相 接触，且漏极与第一绝缘层同层设置。
[0047] 参见图2,源极14、漏极15和有源层13同层设置，第一绝缘层17和漏极15的下 表面位于同一平面上，又因为，第一绝缘层17的上表面所在的平面低于漏极15的上表面所 在的平面，因此，第一绝缘层17的厚度小于漏极15的厚度。
[0048] 参见图2,由于第一绝缘层17的厚度小于漏极15的厚度，且第一绝缘层17和漏极 15的下表面位于同一平面上（位于栅极绝缘层12上），与像素电极16接触的第一绝缘层 17的表面为第一台阶，漏极15的表面为第二台阶；第一台阶和第二台阶之间的距离为hl， 第一台阶与栅极绝缘层12之间的距离为h2,由于像素电极16各区域的厚度相等，因此，像 素电极16形成的形状也具有第一台阶和第二台阶以及与栅极绝缘层12相接触的区域。像 素电极16在第一台阶与栅极绝缘层12的交界处的高度差为h2,像素电极16在第一台阶与 第二台阶的交界处的高度差为hl，所述第一绝缘层降低了像素电极16局部位置的形变程 度，解决了像素电极16与漏极15搭接后容易形成断层的问题。
[0049] 本实施例中优选设置为，所述漏极的厚度为3500?5000 A,更优选为4000 A左 右，所述第一绝缘层的厚度为1000?3000A,更优选为15G0 A左右，第一绝缘层的厚度小 于所述漏极的厚度，以避免像素电极断层。
[0050] 参见与3,源极14和漏极15位于有源层13上方且与有源层13叠层设置。
[0051] 漏极15和有源层13叠层设置，有源层13与第一绝缘层17的下表面位于同一平 面上，又因为，第一绝缘层17的上表面所在的平面低于漏极15的上表面所在的平面，因此， 第一绝缘层17的厚度小于漏极15的厚度和有源层13的厚度之和。
[0052] 参见图3,由于第一绝缘层17的厚度小于漏极15和有源层13的厚度之和，且第 一绝缘层17和有源层13的下表面位于同一平面上（位于栅极绝缘层12上），与像素电极 16接触的第一绝缘层17的表面为第一台阶，漏极15的表面为第二台阶；参见图2,由于第 一绝缘层17的厚度小于漏极15的厚度，且第一绝缘层17和漏极15的下表面位于同一平 面上（位于栅极绝缘层12上），与像素电极16接触的第一绝缘层17的表面为第一台阶，漏 极15的表面为第二台阶；第一台阶和第二台阶之间的距离为hl，第一台阶与栅极绝缘层之 间的距离为h2,由于像素电极16各区域的厚度相等，因此，像素电极16形成的形状也具有 第一台阶和第二台阶以及与栅极绝缘层相接触的区域。像素电极16在第一台阶与栅极绝 缘层12的交界处的高度差为h2,像素电极16在第一台阶与第二台阶的交界处的高度差为 hl，所述第一绝缘层降低了像素电极16局部位置的形变程度，解决了像素电极16与漏极15 搭接后容易形成断层的问题。
[0053] 图1?图4所示的第一绝缘层沿搭接部的边缘向远离搭接部的方向延伸，形成的 第一绝缘层至少存在一个开口，该开口轮廓与所述搭接部重叠，该开口露出搭接部对应区 域的漏极。
[0054] 第一绝缘层上的开口还可以延伸至与整个漏极对应的区域，即该开口使得整个漏 极露出，保证覆盖漏极边缘的区域，尤其是覆盖像素电极覆盖的漏极边缘的区域。
[0055] 较佳地，所述第一绝缘层为氮化硅膜层或氧化硅膜层等，或者还可以为氮化硅膜 层和氧化娃膜层的叠层。
[0056] 所述第一绝缘层在制作过程中是通过例如镀膜的方式形成的，一个示例性的情况 是，在衬底基板的整个表面上都覆盖了所述第一绝缘层，除像素电极的搭接部对应的第一 绝缘层上的开口之外，衬底基板上的第一绝缘层是连续的；在其他例子中，该第一绝缘层还 可以根据需要在其他位置设置所需的图案或开口区域。
[0057] 也就是说，整个像素电极下方均覆盖了所述第一绝缘层，为了提高像素的光线透 过率，优选地，所述第一绝缘层上设置有露出所述像素电极上除所述搭接部的区域的开口。
[0058] 参见图5,为与图4所示的阵列基板相对应的第一绝缘层17俯视图形示意图；第 一绝缘层17上设置有与图4所示的像素电极16上除所述搭接部的区域相对应的开口，该 开口为第一开口 170 ;当图4所示的像素电极16位于第一绝缘层17上时，像素电极16的正 下方无第一绝缘层的遮挡，避免第一绝缘层17降低像素电极16对应区域的光透过率。第 一绝缘层17上还露出搭接部对应的第二开口 171。
[0059] 需要说明的是，本发明附图中的像素电极的形状、源极、漏极以及有源层的形状， 以及第一开口和第二开口的形状不限。附图中的图形结构仅用于示例性地说明本发明的上 述实施例，并不用于限制本发明。
[0060] 上述实施例提供的阵列基板中，有源层的设置方式有两种：所述源极、漏极和有源 层位于同一层，或者所述源极和漏极位于有源层的上方且叠层设置。
[0061] 例如，所述有源层位于所述源极和漏极的下方，源极和漏极之间露出所述有源层 的一部分作为TFT通电时的沟道，且源极和漏极在垂直方向的投影位于所述有源层在垂直 方向的投影内。当像素电极设置在有源层上方时，对像素电极的刻蚀过程会对有源层造成 影响，例如刻蚀像素电极的刻蚀气体会影响有源层的电学性能，造成TFT不良。为了解决上 述问题，优选地，所述第一绝缘层沿所述搭接部的边缘向远离所述搭接部的方向延伸，保证 完全覆盖源极和漏极之间露出的有源层区域。也就是说，所述第一绝缘层还包括设置在露 出的有源层上的部分。
[0062] 在具体实施时，源极、漏极和有源层可以形成在同一层。
[0063] 需说明的是，本申请中所述的垂直方向的投影，是指在垂直于膜层所在平面的方 向上的投影，薄膜晶体管形成在阵列基板上时，该平面与阵列基板的平面是平行的，此时的 垂直方向也即为垂直于基板所在平面的方向。
[0064] 以下将具体说明本发明上述实施例提供的阵列基板的制作方法。
[0065] 本发明实施例提供的所述阵列基板的制作方法包括以下步骤：
[0066] 在衬底基板上制作栅极、栅极绝缘层、有源层、源极和漏极的过程，以及制作绝缘 层和像素电极的过程，所述像素电极与所述漏极搭接，该像素电极上与漏极搭接的区域为 像素电极的搭接部；
[0067] 其中，制作所述第一绝缘层和像素电极，包括：
[0068] 在形成有所述栅极、栅极绝缘层、有源层、源极和漏极的基板上，形成所述第一绝 缘层和所述像素电极，所述第一绝缘层位于所述像素电极与所述栅极绝缘层之间，沿所述 搭接部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露出待与所述搭接部相接 触的漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面所在的平面；所述像素 电极位于所述漏极和第一绝缘层上与所述露出的漏极搭接。
[0069] 优选地，所述在衬底基板上制作栅极、栅极绝缘层、有源层、源极和漏极的过程，包 括：
[0070] 在衬底基板上形成包括所述栅极的图形；
[0071] 在形成有所述栅极的衬底基板上形成所述栅极第一绝缘层；
[0072] 在形成有所述栅极第一绝缘层的衬底基板上形成有源层、源极和漏极的图形。
[0073] 进一步地，在形成有所述栅极绝缘层的衬底基板上形成有源层、源极和漏极的图 形，包括：
[0074] 在形成有所述栅极绝缘层的衬底基板上形成半导体薄膜；在所述半导体薄膜上形 成导电膜层；通过一次构图工艺，对所述导电膜层和半导体薄膜进行图案化，形成相互绝缘 的源极和漏极的图形，以及位于源极和漏极下方的有源层的图形；或者
[0075] 在形成有所述栅极绝缘层的衬底基板上形成半导体薄膜，通过构图工艺对所述半 导体层进行图案化形成所述有源层的图形；在形成有所述有源层图形的衬底基板上形成导 电膜层，对所述导电膜层进行构图工艺形成所述源极和漏极的图形。
[0076] 所述薄膜晶体管可以为底栅型或顶栅型；
[0077] 针对底栅型TFT，所述所述阵列基板的制作方法具体包括以下流程：
[0078] 步骤一：在衬底基板上形成包括所述栅极的图形；
[0079] 步骤二：在形成有所述栅极的衬底基板上形成所述栅极绝缘层；
[0080] 步骤三：在形成有所述栅极绝缘层的衬底基板上形成有源层、源极和漏极的图形； 源极、漏极和有源层的形成过程在后续说明；
[0081] 步骤四：在形成有所述有源层、源极和漏极衬底基板上形成露出所述搭接部对应 区域的漏极的第一绝缘层；
[0082] 步骤五：在形成有所述第一绝缘层的衬底基板上形成所述像素电极。
[0083] 所述在形成有源层、源极和漏极的图形，包括：
[0084] 在形成有所述栅极绝缘层的衬底基板上形成一层覆盖整个衬底基板的半导体层； 在所述半导体层上形成一层覆盖整个衬底基板的导电膜层；通过一次掩膜工艺，分别对所 述导电膜层和半导体层进行刻蚀，形成相互绝缘的源极和漏极的图形，以及位于源极和漏 极下方的有源层的图形；或者
[0085] 在形成有所述栅极绝缘层的衬底基板上形成一层覆盖整个衬底基板的半导体层， 对所述半导体层进行掩模和刻蚀工艺形成所述有源层的图形；在形成有所述有源层图形的 衬底基板上形成一层覆盖整个衬底基板的导电膜层，对所述导电膜层进行掩模和刻蚀工艺 形成所述源极和漏极的图形。
[0086] 针对顶栅型TFT，所述所述阵列基板的制作方法具体包括以下流程：
[0087] 步骤一：在衬底基板上形成源极、漏极和有源层；源极、漏极和有源层的形成过程 有两种方式：
[0088] 方式一：在衬底基板上形成一层覆盖整个衬底基板的半导体层；在所述半导体层 上形成一层覆盖整个衬底基板的导电膜层；通过一次掩膜工艺，分别对所述导电膜层和半 导体层进行刻蚀，形成相互绝缘的源极和漏极的图形，以及位于源极和漏极下方的有源层 的图形；
[0089] 方式二：在衬底基板上形成一层半导体层，对所述半导体层进行掩模和刻蚀工艺 形成所述有源层的图形；在形成有所述有源层图形的衬底基板上形成一层覆盖整个衬底基 板的导电膜层，对所述导电膜层进行掩模和刻蚀工艺形成所述源极和漏极的图形。
[0090] 步骤二：在漏极周围形成所述第一绝缘层；
[0091] 步骤三：在第一绝缘层和漏极上形成像素电极；
[0092] 步骤四：在像素电极上形成栅极绝缘层，以及在栅极绝缘层上形成栅极。
[0093] 上述阵列基板的制作过程：
[0094] 制作所述阵列基板中的源极、漏极和有源层的过程，以以下两种工艺流程的简述 为例进行描述：
[0095] 第一种工艺流程中：源极、漏极位于有源层的下方，通过一次镀膜工艺形成覆盖整 个衬底基板的半导体层，通过一次镀膜工艺形成覆盖整个衬底基板的导电层；通过一张掩 模板，遮蔽待形成的源极和漏极区域，露出其他区域，对所述导电层进行刻蚀，形成源极和 漏极，然后对所述半导体层进行刻蚀，保留源极和漏极正下方以及源极和漏极之间的半导 体层部分，去除其余部分的半导体层，保留下的半导体层部分为有源层图形；该过程对应于 源极、漏极和有源层的形成过程中的方式一；
[0096] 第二种工艺流程中：源极、漏极和有源层位于同一层，通过一次镀膜、掩膜和构图 工艺形成有源层，在形成有源层的基础上再通过一次镀膜、掩膜和构图工艺形成源极和漏 极，该过程对应于源极、漏极和有源层的形成过程中的方式二。
[0097] 本发明实施例还提供一种显示装置，包括本发明实施例提供的阵列基板，所述显 示装置可以为液晶电视或液晶显示屏等液晶显示装置，或柔性显示器件或柔性电子纸等的 有机发光显示装置。
[〇〇98] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1. 一种阵列基板，包括：位于衬底基板上的栅极、栅极绝缘层、有源层、源极和漏极，位 于所述漏极上方与所述漏极搭接的像素电极，该像素电极上与漏极搭接的区域为像素电极 的搭接部；其特征在于，还包括： 位于所述像素电极下方且与所述漏极接触的第一绝缘层，所述第一绝缘层沿着从所述 搭接部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露出待与所述搭接部相接 触的漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面所在的平面。
2. 根据权利要求1所述的阵列基板，其特征在于，所述第一绝缘层上设置有与所述像 素电极上除所述搭接部的区域相对应的开口。
3. 根据权利要求1所述的阵列基板，其特征在于，所述第一绝缘层沿所述搭接部的边 缘向远离所述搭接部的方向延伸，覆盖源极和漏极之间露出的有源层。
4. 根据权利要求1所述的阵列基板，其特征在于，所述源极、漏极和有源层同层设置； 所述第一绝缘层的厚度小于所述漏极的厚度。
5. 根据权利要求1所述的阵列基板，其特征在于，所述源极和漏极位于所述有源层上 方且与所述有源层叠层设置； 所述第一绝缘层的厚度小于所述漏极和有源层的厚度之和。
6. 根据权利要求1所述的阵列基板，其特征在于，所述第一绝缘层为氮化硅膜层或氧 化娃膜层。
7. -种阵列基板的制作方法，其特征在于，包括： 在衬底基板上制作栅极、栅极绝缘层、有源层、源极和漏极的过程，以及制作第一绝缘 层和像素电极的过程，所述像素电极与所述漏极搭接，该像素电极上与漏极搭接的区域为 像素电极的搭接部； 其中，制作第一绝缘层和像素电极的过程，包括： 在形成有所述栅极、栅极绝缘层、有源层、源极和漏极的基板上，形成所述第一绝缘层 和所述像素电极，所述第一绝缘层位于所述像素电极与所述栅极绝缘层之间，沿所述搭接 部的边缘向远离所述搭接部的方向延伸，所述第一绝缘层上露出待与所述搭接部相接触的 漏极，所述第一绝缘层上表面所在的平面低于所述漏极上表面所在的平面；所述像素电极 位于所述漏极和第一绝缘层上与所述露出的漏极搭接。
8. 根据权利要求7所述的制作方法，其特征在于，所述在衬底基板上制作栅极、栅极绝 缘层、有源层、源极和漏极的过程，包括： 在衬底基板上形成包括所述栅极的图形； 在形成有所述栅极的衬底基板上形成所述栅极第一绝缘层； 在形成有所述栅极第一绝缘层的衬底基板上形成有源层、源极和漏极的图形。
9. 根据权利要求8所述的制作方法，其特征在于，在形成有所述栅极绝缘层的衬底基 板上形成有源层、源极和漏极的图形，包括： 在形成有所述栅极绝缘层的衬底基板上形成半导体薄膜；在所述半导体薄膜上形成导 电膜层；通过一次构图工艺，对所述导电膜层和半导体薄膜进行图案化，形成相互绝缘的源 极和漏极的图形，以及位于源极和漏极下方的有源层的图形；或者 在形成有所述栅极绝缘层的衬底基板上形成半导体薄膜，通过构图工艺对所述半导体 层进行图案化形成所述有源层的图形；在形成有所述有源层图形的衬底基板上形成导电膜 层，对所述导电膜层进行构图工艺形成所述源极和漏极的图形。
10. -种显示装置，其特征在于，包括权利要求1-6任一所述的阵列基板。
【文档编号】H01L21/77GK104091807SQ201410276903
【公开日】2014年10月8日 申请日期:2014年6月19日 优先权日:2014年6月19日
【发明者】王骁 申请人:京东方科技集团股份有限公司, 北京京东方显示技术有限公司