一种嵌入层异质结隧穿场效应晶体管及其制备方法
【专利摘要】本发明公开一种嵌入层异质结隧穿场效应晶体管及其制备方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该嵌入层异质结隧穿场效应晶体管的垂直沟道区的两侧分别设有控制栅，该控制栅为L型结构，两个控制栅与垂直沟道区之间分别设有栅介质层，在垂直沟道区的上方设有隧穿源区，隧穿源区与沟道区之间设有一嵌入层，嵌入层的厚度小于隧穿结处空间电荷区宽度，在隧穿源区与嵌入层的交界面处形成错层型异质结，在嵌入层与沟道区的交界面处形成交错型异质结。与现有的TFET相比，本发明不仅显著增大了器件开态电流，同时保持了较低的关态电流。
【专利说明】一种嵌入层异质结隧穿场效应晶体管及其制备方法
【技术领域】
[0001]本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种嵌入层异质结隧穿场效应晶体管及其制备方法。
【背景技术】
[0002]自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，现有MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET, Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制,是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。
[0003]但是，由于半导体带带隧穿效率偏低，TFET的开态电流与现有MOSFET相比较低，不能满足系统集成应用中的要求。因此人们希望采用错层型异质结TFET，利用错层型异质结隧穿宽度为0，隧穿几率趋近于I的特点来增大TFET开态电流。但是，由于错层型异质结在器件关态也始终存在带带隧穿窗口，导致较大的关态电流，将降低器件电流开关比。因此，在保持较小的关态电流的同时，提高TFET开态电流，是TFET器件应用中需要解决的一个非常重要的问题。
【发明内容】
[0004]为解决上述现有技术存在的问题，本发明提供一种嵌入层异质结隧穿场效应晶体管及其制备方法，该嵌入层异质结隧穿场效应晶体管可以显著提高隧穿场效应晶体管的开态电流，同时保持较低的关态电流。
[0005]本发明的技术方案如下:
[0006]一种嵌入层异质结隧穿场效应晶体管，如图1所示，包括半导体衬底1、隧穿源区
3、嵌入层2、沟道区4、漏区9、栅介质层5及控制栅6，其中，器件为垂直沟道，在垂直沟道区两侧具有双控制栅并且控制栅为L型结构。本发明核心在隧穿源区3与沟道区4之间设有一个嵌入层2，该嵌入层2厚度小于隧穿结处空间电荷区宽度。其中，在隧穿源区与嵌入层的交界面处形成错层型异质结(Broken-Gap)，在嵌入层与沟道区的交界面处形成交错型异质结(Staggered-Gap)。
[0007]上述嵌入层异质结隧穿场效应晶体管可以是N型器件或P型器件。对于N型器件来说，在隧穿源区与嵌入层材料能带结构中，嵌入层导带底位于隧穿源区价带顶下方，即嵌入层材料电子亲和势大于隧穿源区材料电子亲和势与禁带宽度之和；同时，沟道区导带底位于隧穿源区价带顶上方，沟道区价带顶位于隧穿源区价带顶下方(如图1-1中a)所示)，即沟道区电子亲和势大于隧穿源区电子亲和势小于隧穿源区电子亲和势与禁带宽度之和；而对于P型器件来说，在隧穿源区与嵌入层材料能带相对结构中，嵌入层价带顶位于隧穿源区导带底上方，即嵌入层材料电子亲和势与禁带宽度之和小于隧穿源区材料电子亲和势；同时，沟道区导带底位于隧穿源区导带底上方，沟道区价带顶位于隧穿源区导带底下方价带顶上方(如图1-1中b)所示)，即沟道区电子亲和势小于隧穿源区电子亲和势，沟道区电子亲和势与禁带宽度之和大于隧穿源区电子亲和势；
[0008]进一步地，对于N型嵌入层异质结隧穿场效应晶体管器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为IE 18Cm_3-lE20Cm_3，漏区为N型重掺杂，其掺杂浓度约为lE18cnT3-lE19cnT3，嵌入层与沟道区均为P型轻掺杂，其掺杂浓度约为1Ε13αιΓ3-1Ε15αιΓ3 ；而对于P型嵌入层异质结隧穿场效应晶体管器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为lE18cm_3-lE20cm_3，漏区为P型重掺杂，其掺杂浓度约为lE18cm_3-lE19cm_3，嵌入层与沟道区均为N型轻掺杂，其掺杂浓度约为lE13cm_3-lE15cm_3。
[0009]上述嵌入层异质结隧穿场效应晶体管可以应用于Si或Ge，或其他可以形成错层型及交错型异质结能带结构的I1-V1、II1-V或IV-1V族的二元或三元化合物半导体材料。并且，对于N型器件来说，要求嵌入层材料电子亲和势大于隧穿源区材料电子亲和势与禁带宽度之和，同时沟道区电子亲和势大于隧穿源区电子亲和势小于隧穿源区电子亲和势与禁带宽度之和；而对于P型器件来说，要求嵌入层材料电子亲和势与禁带宽度之和小于隧穿源区材料电子亲和势，同时沟道区电子亲和势小于隧穿源区电子亲和势，沟道区电子亲和势与禁带宽度之和大于隧穿源区电子亲和势。
[0010]本发明同时提供上述嵌入层异质结隧穿场效应晶体管的制备方法，包括以下步骤:
[0011 ] I)在半导体衬底上按顺序淀积一层氧化物和一层氮化物；
[0012]2)光刻后进行浅沟槽隔离(Shallow Trench Isolat1n, STI),再淀积隔离材料填充深孔后进行化学机械平坦化(Chemical Mechanical Polishing, CMP)；
[0013]3)淀积异质嵌入层和隧穿源区材料，同时对源区进行原位掺杂；
[0014]4)在表面淀积一层氮化物，进行光刻和刻蚀，形成垂直沟道区；
[0015]5)去除表面氮化物，淀积栅介质材料和栅材料；
[0016]6)淀积掩膜层，该掩膜层厚度即为器件控制栅的垂直部分长度，去除多余栅材料，形成L型双栅结构，然后去除掩膜层；
[0017]7)光刻并刻蚀暴露出漏区，以光刻胶为掩膜，进行离子注入形成漏区；
[0018]8)快速高温退火激活杂质；
[0019]9)最后进入同CMOS —致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得嵌入层异质结隧穿场效应晶体管。
[0020]针对上述嵌入层异质结隧穿场效应晶体管的制备方法，步骤I)中的半导体衬底为轻掺杂或未掺杂的半导体衬底，本发明实施例在步骤I)中采用轻掺杂的半导体衬底，其掺杂浓度约为lE13cm_3-lE15cm_3。其中，半导体衬底的材料可以为I1-V1、II1-V或IV-1V族的二元或三元化合物半导体、绝缘体上的娃(SOI)或绝缘体上的锗(GOI)中的一种。
[0021]上述嵌入层异质结隧穿场效应晶体管的制备方法中，步骤3)中的异质嵌入层和隧穿源区材料可以为Si，Ge等其他可以与步骤4)中的沟道区材料形成错层型或者交错型异质结能带结构的半导体材料，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体材料。步骤3)对隧穿源区进行原位掺杂，其掺杂浓度约为lE13Cnr3-lE15Cnr3。
[0022]优选地,步骤5)中的栅介质材料为Si02、Si3N4或高K栅介质材料。优选地,步骤6)中淀积栅介质材料的方法为常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
[0023]优选地，步骤5)中的栅材料为掺杂多晶硅、金属钴、金属镍、金属钴的硅化物或金属镍的硅化物。
[0024]本发明提供的嵌入层异质结隧穿场效应晶体管可以是N型器件或P型器件。上述制备方法中，对于N型器件来说，要求嵌入层材料电子亲和势大于隧穿源区材料电子亲和势与禁带宽度之和，同时沟道区电子亲和势大于隧穿源区电子亲和势小于隧穿源区电子亲和势与禁带宽度之和；而对于P型器件来说，要求嵌入层材料电子亲和势与禁带宽度之和小于隧穿源区材料电子亲和势，同时沟道区电子亲和势小于隧穿源区电子亲和势，沟道区电子亲和势与禁带宽度之和大于隧穿源区电子亲和势。
[0025]本发明的有益技术效果是:
[0026]与现有的TFET相比，本发明提供的嵌入层异质结隧穿场效应晶体管不仅显著增大了器件开态电流，同时保持了较低的关态电流。
[0027]以N型嵌入层异质结隧穿场效应晶体管器件为例:
[0028]1、隧穿源区与嵌入层及沟道区为不同材料，在交界面处分别形成错层型和交错型异质结，且在隧穿源区与嵌入层材料能带结构中，嵌入层导带底位于隧穿源区价带顶下方；同时，沟道区导带底位于隧穿源区价带顶上方，沟道区价带顶位于隧穿源区价带顶下方。
[0029]2、在器件关态条件下，隧穿源区与嵌入层间的错层型异质结即存在隧穿窗口，并且隧穿宽度为0，隧穿几率趋近于I ;但是，由于沟道区导带底位于隧穿源区价带顶上方，可以有效阻挡隧穿源区与嵌入层错层型异质结产生的较大的泄漏电流，获得较低的关态电流。
[0030]3、栅电极加正电压，嵌入层及沟道区能带下拉，随着栅压增大，当沟道区导带下拉到隧穿源区价带下方时，隧穿源区与嵌入层错层型异质结形成的隧穿电流越过势垒开启，从而隧穿晶体管器件获得较大的的开态电流。
[0031]本发明提供的嵌入层异质结隧穿场效应晶体管制备工艺简单，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。
【专利附图】
【附图说明】
[0032]图1为本发明嵌入层异质结隧穿场效应晶体管的结构示意图；
[0033]图1-1为N/P型嵌入层异质结共振隧穿晶体管隧穿结能带结构示意图；
[0034]其中:a)为N型嵌入层异质结隧穿晶体管隧穿结的能带结构示意；
[0035]b)为P型嵌入层异质结隧穿晶体管隧穿结的能带结构示意；
[0036]图1-2为N型嵌入层异质结隧穿场效应晶体管工作原理图；
[0037]其中:a)为器件关态时隧穿结处的能带结构；b)为器件开态时隧穿结处的能带结构；
[0038]图2为在半导体衬底上依次淀积异质嵌入层和隧穿源区材料并对隧穿源区进行原位掺杂后剖面图；
[0039]图3为刻蚀形成垂直沟道后的器件剖面图；
[0040]图4为淀积栅介质层与栅材料后的器件剖面图；
[0041]图5为通过各向同性回刻完成栅介质层及栅材料刻蚀，形成L型双栅结构示意图；
[0042]图6为去除掩膜层，光刻并刻蚀暴露出器件的漏区并离子注入形成漏区后的器件剖面图；
[0043]图1?图6中，
[0044]1-半导体衬底；2-嵌入层；
[0045]3-隧穿源区；4-沟道区；
[0046]5a, 5b-栅介质层；6a, 6b-控制栅；
[0047]7-掩膜层；8-光刻胶；
[0048]9a，9b_漏区；10-后道工序的金属。
【具体实施方式】
[0049]以下结合附图，通过具体实施例对本发明做进一步的说明。
[0050]本实施例中，嵌入层异质结隧穿场效应晶体管的结构如图1所示，包括包括半导体衬底I，隧穿源区3，嵌入层2，沟道区4，漏区9以及位于沟道区两侧分别设有栅介质层5及控制栅6。其特征在于，器件具有垂直沟道，在垂直沟道两侧的双控制栅为L型结构。并且，在隧穿源区与沟道区之间具有一个异质嵌入层2。其中，在隧穿源区与嵌入层的交界面处形成错层型异质结(Broken-Gap)，在嵌入层与沟道区的交界面处形成交错型异质结(Staggered-Gap),如图 1-1 中所示。
[0051]嵌入层异质结隧穿场效应晶体管可以是N型器件或P型器件。对于N型器件来说，在隧穿源区与嵌入层材料能带结构中，嵌入层导带底位于隧穿源区价带顶下方，即嵌入层材料电子亲和势大于隧穿源区材料电子亲和势与禁带宽度之和；同时，沟道区导带底位于隧穿源区价带顶上方，沟道区价带顶位于隧穿源区价带顶下方(如图1-1中a)所示)，即沟道区电子亲和势大于隧穿源区电子亲和势小于隧穿源区电子亲和势与禁带宽度之和；而对于P型器件来说，在隧穿源区与嵌入层材料能带相对结构中，嵌入层价带顶位于隧穿源区导带底上方，即嵌入层材料电子亲和势与禁带宽度之和小于隧穿源区材料电子亲和势；同时，沟道区导带底位于隧穿源区导带底上方，沟道区价带顶位于隧穿源区导带底下方价带顶上方(如图1-1中b)所示)，即沟道区电子亲和势小于隧穿源区电子亲和势，沟道区电子亲和势与禁带宽度之和大于隧穿源区电子亲和势；
[0052]所述的隧穿场效应晶体管，其特征是，对于N型嵌入层异质结隧穿场效应晶体管器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为lE18cnT3-lE20cnT3,漏区为N型重掺杂，其掺杂浓度约为lE18CnT3-lE19Cm-3，嵌入层与沟道区均为P型轻掺杂，其掺杂浓度约为lE13Cm_3-lE15Cm_3 ;而对于P型嵌入层异质结隧穿场效应晶体管器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为lE18Cnr3-lE20Cm-3，漏区为P型重掺杂，其掺杂浓度约为lE18cnT3-lE19cnT3，嵌入层与沟道区均为N型轻掺杂，其掺杂浓度约为1Ε13αιΓ3-1Ε15αιΓ3。
[0053]上述嵌入层异质结隧穿场效应晶体管可以应用于Si或Ge，或其他可以形成错层型及交错型异质结能带结构的I1-V1、II1-V或IV-1V族的二元或三元化合物半导体材料。并且，对于N型器件来说，要求嵌入层材料电子亲和势大于隧穿源区材料电子亲和势与禁带宽度之和，同时沟道区电子亲和势大于隧穿源区电子亲和势小于隧穿源区电子亲和势与禁带宽度之和；而对于P型器件来说，要求嵌入层材料电子亲和势与禁带宽度之和小于隧穿源区材料电子亲和势，同时沟道区电子亲和势小于隧穿源区电子亲和势，沟道区电子亲和势与禁带宽度之和大于隧穿源区电子亲和势。
[0054]图1-2为N型嵌入层异质结隧穿场效应晶体管工作原理图，其中:a)为器件关态时隧穿结处的能带结构；b)为器件开态时隧穿结处的能带结构。隧穿源区与嵌入层及沟道区为不同材料，在交界面处分别形成错层型和交错型异质结，且在隧穿源区与嵌入层材料能带结构中，嵌入层导带底位于隧穿源区价带顶下方；同时，沟道区导带底位于隧穿源区价带顶上方，沟道区价带顶位于隧穿源区价带顶下方。在器件关态条件下，沟道区导带底位于隧穿源区价带顶上方，可以有效抑制隧穿源区与嵌入层错层型异质结产生的较大的泄漏电流，获得较低的关态电流。栅电极加正电压，嵌入层及沟道区能带下拉，随着栅压增大，当沟道区导带下拉到隧穿源区价带下方时，隧穿源区与嵌入层错层型异质结较大的隧穿电流开启，从而获得较大的隧穿晶体管的开态电流。
[0055]下面以N型器件为例，说明上述嵌入层异质结隧穿场效应晶体管的制备方法，P型嵌入层异质结隧穿场效应晶体管器件的制备与之类似。以N型器件为例，上述嵌入层异质结隧穿场效应晶体管的制备方法的实施步骤如图2?图6所示，包括:
[0056]1、在衬底掺杂浓度为轻掺杂(约lE13cm_3-lE15cm_3)的，晶向为〈001〉的Ina53Gaa47As衬底I上初始淀积一层二氧化娃,厚度约1nm,并淀积一层氮化娃(Si3N4),厚度约lOOnm，之后采用浅槽隔离技术制作有源区STI隔离，然后进行CMP。
[0057]2、依次淀积一层InAs嵌入层2，及GaSb隧穿源区3，并对隧穿源区3进行原位掺杂(C，浓度约为lE20/cm_3)，如图2所示。
[0058]3、在表面淀积一层Si3N4膜,光刻,采用RIE (Reactive 1n Etching)深刻蚀出垂直沟道区4，沟道区宽度在20nm-500nm左右，然后去除表面氮化物，如图3所示。
[0059]4、淀积栅介质层5，栅介质层为Al2O3，厚度为I?5nm ;采用LPCVD淀积栅材料6，栅材料为掺杂多晶硅层，厚度为50?200nm，如图4所示。
[0060]5、然后淀积掩膜层7，该掩膜层7厚度即为器件控制栅6的垂直部分栅长，并采用稀H氢氟酸(DHF)各向同性腐蚀掉多余栅介质与栅材料部分，如图5所示。
[0061]6、去除掩膜层7，光刻并刻蚀暴露出漏区9，以光刻胶为掩膜，进行漏区9离子注入(Si，剂量为lE14/cm_2，能量为20keV，注入离子浓度约为lE18/cm_3)，如图6所示。
[0062]7、进行一次快速高温退火，并对注入杂质进行激活(温度为1050°C，时间为1s)。
[0063]8、最后进入常规后道工序，包括淀积钝化层、开接触孔、以及金属化10等，图1所示为制得的所述N型的嵌入层异质结隧穿场效应晶体管结构示意图。
[0064]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种嵌入层异质结隧穿场效应晶体管，包括半导体衬底、隧穿源区、嵌入层、垂直沟道区、漏区、栅介质层及控制栅，其特征在于，在垂直沟道区的两侧分别设有控制栅，该控制栅为L型结构，两个控制栅与垂直沟道区之间分别设有栅介质层，在垂直沟道区的上方设有隧穿源区，隧穿源区与沟道区之间设有一嵌入层，嵌入层的厚度小于隧穿结处空间电荷区宽度，在隧穿源区与嵌入层的交界面处形成错层型异质结，在嵌入层与沟道区的交界面处形成交错型异质结。
2.如权利要求1所述的嵌入层异质结隧穿场效应晶体管，其特征在于，嵌入层异质结隧穿场效应晶体管是N型器件或P型器件，对于N型器件来说，嵌入层材料电子亲和势大于隧穿源区材料电子亲和势与禁带宽度之和；同时，沟道区电子亲和势大于隧穿源区电子亲和势小于隧穿源区电子亲和势与禁带宽度之和；而对于P型器件来说，嵌入层材料电子亲和势与禁带宽度之和小于隧穿源区材料电子亲和势；同时，沟道区电子亲和势小于隧穿源区电子亲和势，沟道区电子亲和势与禁带宽度之和大于隧穿源区电子亲和势。
3.如权利要求2所述的嵌入层异质结隧穿场效应晶体管，其特征在于，对于N型嵌入层异质结隧穿场效应晶体管器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为lE18cnT3-lE20cnT3，漏区为N型重掺杂，其掺杂浓度约为lE18cnT3-lE19cnT3，嵌入层与沟道区均为P型轻掺杂，其掺杂浓度约为lE13CnT3-lE15Cm-3 ;而对于P型嵌入层异质结隧穿场效应晶体管器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为lE18Cnr3-lE20Cm-3，漏区为P型重掺杂，其掺杂浓度约为lE18CnT3-lE19Cm-3，嵌入层与沟道区均为N型轻掺杂，其掺杂浓度约为 lE13cm 3-lE15cm 3。
4.如权利要求1所述的嵌入层异质结隧穿场效应晶体管，其特征在于，上述嵌入层异质结隧穿场效应晶体管应用于Si或Ge，或可形成错层型及交错型异质结能带结构的I1-VI, II1-V或IV-1V族的二元或三元化合物半导体材料。
5.如权利要求1所述嵌入层异质结隧穿场效应晶体管的制备方法，包括以下步骤: 1)在半导体衬底上按顺序淀积一层氧化物和一层氮化物； 2)光刻后进行浅沟槽隔离，再淀积隔离材料填充深孔后进行化学机械平坦化； 3)淀积嵌入层和隧穿源区材料，同时对源区进行原位掺杂； 4)在表面淀积一层氮化物，进行光刻和刻蚀，形成垂直沟道区； 5)去除表面氮化物，淀积栅介质材料和栅材料； 6)淀积掩膜层，该掩膜层厚度即为器件控制栅的垂直部分长度，去除多余栅材料，形成L型双栅结构，然后去除掩膜层； 7)光刻并刻蚀暴露出漏区，以光刻胶为掩膜，进行离子注入形成漏区； 8)快速高温退火激活杂质； 9)最后进入同CMOS—致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得嵌入层异质结隧穿场效应晶体管。
6.如权利要求5所述的制备方法，其特征在于，步骤I)中的半导体衬底为轻掺杂或未掺杂的半导体衬底，掺杂浓度约为lE13Cnr3-lE15Cnr3。
7.如权利要求5所述的制备方法中，其特征在于，步骤3)中嵌入层和隧穿源区材料是Si，Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体材料，对嵌入层和沟道区进行原位掺杂，其掺杂浓度约为lE13Cnr3-lE15Cnr3。
8.如权利要求5所述的制备方法中，其特征在于，步骤5)中的栅介质材料为Si02、Si3N4或高K栅介质材料，淀积栅介质材料的方法为常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
9.如权利要求5所述的制备方法中，其特征在于，步骤5)中的栅材料为掺杂多晶硅、金属钴、金属镍、金属钴的硅化物或金属镍的硅化物。
【文档编号】H01L29/06GK104269439SQ201410485848
【公开日】2015年1月7日 申请日期:2014年9月22日 优先权日:2014年9月22日
【发明者】黄如, 吴春蕾, 黄芊芊, 王佳鑫, 朱昊, 王阳元 申请人:北京大学