电子封装件及其制法与基板结构的制作方法

本发明涉及一种电子封装件，尤指一种节省制作成本的电子封装件及其制法与基板结构。

背景技术：

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi-Chip Module，简称MCM)等覆晶型态的封装模组、或将芯片立体堆叠化整合为三维积体电路(3D IC)芯片堆迭技术等。

图1A至图1F为现有3D芯片堆叠的电子封装件1的制法的剖面示意图。

如图1A所示，提供一具有相对的转接侧10b与置晶侧10a的硅板体10，且该硅板体10的置晶侧10a上形成有多个开孔100。

如图1B所示，将绝缘材102与导电材(如铜材)填入所述开孔100中以形成导电硅穿孔(Through-silicon via，简称TSV)101。接着，于该置晶侧10a上形成一电性连接该导电硅穿孔101的线路重布结构(Redistribution layer，简称RDL)。

具体地，该线路重布结构的制法，包括形成一介电层11于该置晶侧10a上，再形成一线路层12于该介电层11上，且该线路层12形成有位于该介电层11中并电性连接该导电硅穿孔101的多个导电盲孔120，之后形成一绝缘保护层13于该介电层11与该线路层12上，且该绝缘保护层13外露部分该线路层11，最后结合多个如焊锡凸块的第一导电元件14于该线路层12的外露表面上。

如图1C所示，一暂时性载具40(如玻璃)以胶材400结合于该置晶侧10a的绝缘保护层13上，再研磨该转接侧10b的部分材质，使 该些导电硅穿孔101的端面外露于该转接侧10b’。

具体地，于研磨制程中，该硅板体10未研磨前的厚度h约700至750um(如第1B图所示)，而研磨后的厚度h’为100um(如图1C所示)，则一般制程会先以机械研磨方式使该硅板体10的厚度剩下102至105um，再以化学机械研磨(Chemical-Mechanical Polishing，简称CMP)方式研磨至100um。

此外，该胶材400的厚度t为50um，因而会受限于该胶材400的总厚度变动(total thickness variation，简称TTV)，若TTV过大(约为10um)，如图1C’所示，该硅板体10于左右侧会发生高低倾斜，该硅板体10于研磨时会有碎裂风险(crack risk)，且于研磨后，往往仅部分该导电硅穿孔101露出，而部分该导电硅穿孔101没有露出。

又，因薄化该硅板体10有所限制(研磨后的厚度h’为100um)，故该导电硅穿孔101会有一定的深度d(约100um)，使该导电硅穿孔101的深宽比受限为100um/10um(即深度d为100um，宽度w为10um)。

另外，若欲使该导电硅穿孔101的深度仅为10um，将因制程成本过高而无法量产。具体地，因该胶材400的TTV约为10um，使研磨(机械研磨与CMP)该硅板体10的厚度h’只能磨薄至剩下100um，而后续需藉由湿蚀刻(wet etch)移除该硅板体10的厚度h”约90um之多，才能使该导电硅穿孔101露出，故需采用湿蚀刻制程，但蚀刻制程时间冗长，导致需极多蚀刻药液及制作成本提高。

如图1D所示，先形成一绝缘保护层15于该转接侧10b’上，且该绝缘保护层15外露所述导电硅穿孔101的端面，再结合多个第二导电元件16于所述导电硅穿孔101的端面上，且该第二导电元件16电性连接该导电硅穿孔101，其中，该第二导电元件16含有焊锡材料或铜凸块，且可选择性含有凸块底下金属层(Under Bump Metallurgy，简称UBM)160。

如图1E所示，沿如图1D所示的切割路径S进行切单制程，以获取多个硅中介板(Through Silicon interposer，简称TSI)1a，再将至少一硅中介板1a以其第二导电元件16设于一封装基板19上，使该封装基板19电性连接所述导电硅穿孔101，其中，该封装基板19以间距较大的电性接触垫190结合所述第二导电元件16，使所述第二导电元件 16电性连接所述导电硅穿孔101，再以底胶191包覆所述第二导电元件16。

如图1F所示，将具有间距较小的电极垫的多个电子元件17(如芯片)设置于所述第一导电元件14上，使该电子元件17电性连接该线路层12，其中，该电子元件17以覆晶方式结合所述第一导电元件14，再以底胶171包覆所述第一导电元件14。

接着，形成封装材18于该封装基板19上，以令该封装材18包覆该电子元件17与该硅中介板1a。

最后，形成多个焊球192于该封装基板19的下侧，以供接置于一如电路板的电子装置(图略)上。

惟，现有电子封装件1的制法中，使用硅中介板1a作为电子元件17与封装基板19之间讯号传递的介质，因需具备一定深宽比的控制(即该导电硅穿孔101的深宽比为100um/10um)，才能制作出适用的硅中介板1a，因而往往需耗费大量制程时间及化学药剂的成本，导致制作成本难以降低。

此外，机械研磨制程并未将该硅板体10薄化至所需厚度h’，故于进行CMP制程时，该导电硅穿孔101的铜离子会渗入该硅板体10中，但由于该硅板体10为半导体材，所以各该导电硅穿孔101之间会产生桥接或漏电等问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

技术实现要素：

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法与基板结构，可大幅降低制作成本。

本发明的基板结构，包括：基板本体，其具有相对的第一表面与第二表面；多个导电柱，其形成于该基板本体的第一表面上并电性连接该基板本体；以及介电层，其形成于该基板本体的第一表面上，以包覆所述导电柱，且令所述导电柱外露于该介电层。

本发明还提供一种电子封装件，其包括：基板本体，其具有相对的第一表面与第二表面；多个导电柱，其形成于该基板本体的第一表 面上并电性连接该基板本体；介电层，其形成于该基板本体的第一表面上，以包覆所述导电柱，且令所述导电柱外露于该介电层；至少一电子元件，其设于该基板本体的第二表面上，使该电子元件电性连接该基板本体；以及封装材，其形成于该基板本体的第二表面上，以令该封装材包覆该电子元件。

本发明又提供一种电子封装件的制法，包括：形成多个导电柱于承载件中；形成基板本体于该承载件上，且该基板本体电性连接该导电柱；设置至少一电子元件于该基板本体上，使该电子元件电性连接该基板本体；形成封装材于该基板本体上，以令该封装材包覆该电子元件；移除该承载件，使该导电柱凸出该基板本体；以及形成介电层于该基板本体上，以包覆所述导电柱，且使该导电柱外露于该介电层。

前述的制法中，该承载件为绝缘板、金属板或半导体板材。

前述的制法中，移除该承载件的制程包括：形成暂时性载具于该封装材上；以研磨制程部分该承载件；以及蚀刻剩余的承载件。还包括于形成该介电层后，移除该暂时性载具。例如，该暂时性载具为具胶材的玻璃，该胶材的厚度为10um；或者，该暂时性载具为胶片，其厚度为10um。

前述的电子封装件及其制法与基板结构中，该导电柱的端面与该介电层的表面齐平。

前述的电子封装件及其制法与基板结构中，该导电柱的长宽比为1至5之间。

前述的电子封装件及其制法与基板结构中，还包括形成多个外接垫于该介电层上，使该外接垫电性连接该导电柱。又包括形成多个导电元件于该外接垫上。

由上可知，本发明的电子封装件及其制法与基板结构，藉由缩小该导电柱的长宽比，使产品达到轻、薄、短、小的需求，且能提高产量，并降低制作成本。

此外，藉由该介电层取代现有硅板体，故无需制作现有导电硅穿孔，因而大幅降低制程难度及制作成本。

附图说明

图1A至图1F为现有电子封装件的制法的剖面示意图；其中，图1C’为图1C的局部放大图；

图2A至图2H为本发明的电子封装件的制法的剖面示意图；其中，图2G’为图2G的另一实施例；以及

图3为图2H的后续制程的剖面示意图。

符号说明

1,2 电子封装件

1a 硅中介板

10 硅板体

10a 置晶侧

10b,10b’ 转接侧

100 开孔

101 导电硅穿孔

102 绝缘材

11 介电层

12 线路层

120 导电盲孔

13,15,26,32 绝缘保护层

14,25 第一导电元件

16,31 第二导电元件

160,250 凸块底下金属层

17,27 电子元件

171,191 底胶

18,28 封装材

19 封装基板

190 电性接触垫

192 焊球

2a 基板结构

2b 基板本体

2c 中介部

20 承载件

200 导电柱

200a 上端面

200b 下端面

201 绝缘层

21 第一介电层

21a 第一表面

21b 第二表面

210 第一子层

22 第一线路层

220 第一电性接触垫

221 第一导电盲孔

23 第二介电层

230 第二子层

24 第二线路层

240 第二电性接触垫

241 第二导电盲孔

260 开孔

270 导电凸块

29 第三介电层

30 外接垫

40,40’ 暂时性载具

400 胶材

h,h’,h”,t,t’,t”,R 厚度

a,d 深度

w 宽度

S 切割路径。

具体实施方式

以下藉由特定的具体实施例说明本发明之实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功 效。

须知，本说明书附图所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用于限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”、“第三”、及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

图2A至图2H为本发明的电子封装件2的制法的剖面示意图。

如图2A所示，提供一承载件20，且自其表面向内延伸形成有多个导电柱200。

于本实施例中，该承载件20为绝缘板、金属板、或如硅材、玻璃等的半导体板材，且该导电柱200为金属柱，如铜柱。

此外，以该承载件20为半导体板材为例，于制作该导电柱200时，先于该承载件20的表面上形成多个通孔，再形成一绝缘层201于该承载件20与该通孔的孔壁上，之后将导电材(如铜材)填入该通孔中，以令该导电材形成该导电柱200，且经由整平制程，使该导电柱200的上端面200a齐平该绝缘层201的表面。

又，可依需求采用不同的制程制作该导电柱200，并不限于上述。

如图2B所示，形成一第一介电层21于该承载件20的表面上。

于本实施例中，该第一介电层21结合于该导电柱200的上端面200a与该绝缘层201的表面上。

此外，该第一介电层21分为两第一子层210。

如图2C所示，形成一第一线路层22于该第一介电层21中，且该第一线路层22具有多个第一电性接触垫220与多个第一导电盲孔221，以令该第一电性接触垫220藉由该第一导电盲孔221电性连接该导电柱200。

于本实施例中，该第一电性接触垫220与该第一导电盲孔221分别形成于不同的第一子层210中。

此外，单一该第一电性接触垫220连接单一该第一导电盲孔221。

如图2D所示，形成一第二介电层23于该第一介电层21上，且形成一第二线路层24于该第二介电层23中，该第二线路层24具有多个第二电性接触垫240与多个第二导电盲孔241，以令该第二电性接触垫240藉由该第二导电盲孔241电性连接该第一线路层22。

于本实施例中，该第二介电层23分为两第二子层230，且该第二电性接触垫240与该第二导电盲孔241分别形成于不同的第二子层230中。

此外，单一该第二电性接触垫240连接单一该第二导电盲孔241，且单一该第一电性接触垫220上连接两个第二导电盲孔241。

如图2E所示，形成多个第一导电元件25于所述第二电性接触垫240上。

于本实施例中，先形成一绝缘保护层26于该第二介电层23与所述第二电性接触垫240上，且该绝缘保护层26外露所述第二电性接触垫240，再形成所述第一导电元件25于所述第二电性接触垫240上。

此外，该第一导电元件25含有焊锡材料或铜凸块，且可选择性含有凸块底下金属层(UBM)250。

又，单一该第一导电元件25连接两个第二电性接触垫240。例如，该绝缘保护层26形成多个开孔260，且令两个第二电性接触垫240外露于单一开孔260中，再将该第一导电元件25形成于该开孔260中。

另外，该第一介电层21、第一线路层22、第二介电层23、第二线路层24与第一导电元件25可构成基板本体2b，且该绝缘保护层26可选择性视为该基板本体2b的一部分。

如图2F所示，设置至少一电子元件27于该第一导电元件25上，使该电子元件27电性连接该第二线路层24。接着，形成封装材28于该绝缘保护层26上，以令该封装材28包覆该电子元件27。

于本实施例中，该电子元件27为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。

此外，该电子元件27以多个导电凸块270结合该第一导电元件25，其中，单一该导电凸块270连接单一该第一导电元件25。

又，该封装材28为如环氧树脂(epoxy)的封装胶体或介电材。

如图2G所示，移除该承载件20，以外露该绝缘层201，且使该导电柱200凸出该第一介电层21。

于本实施例中，先于该封装材28上形成暂时性(Temporary)载具40,40’，如图2G及图2G’所示，再以研磨制程(机械研磨配合CMP)薄化该承载件20，使其厚度R剩约25um(如图2F所示)，之后湿蚀刻厚度R约25um的承载件20。

此外，该暂时性载具40为具胶材400的玻璃，如图2G所示；或如图2G’所示，该暂时性载具40’为研磨用的胶片(Backside Grinding Tape)，其中，该胶材400的厚度t’或该暂时性载具40’(即胶片)的厚度t”约为10um，使其TTV约为1um。

又，该承载件20的厚度R可研磨至25um以下，故该导电柱200的深度a可为10um(如图2F所示)，使该导电柱200的深宽比为2，如10um/5um(如图2F所示，即深度a为10um，宽度w为5um)。

因此，本发明的制法可利用涂布薄胶的方式改善TTV(即缩小TTV)，该承载件20于研磨时不会有碎裂风险(crack risk)，且因TTV极小(约为1um)，故于研磨制程后，该承载件20的厚度R可薄化至25um以下，使后续湿蚀刻仅需移除该承载件20的厚度约25um，即可完全移除该承载件20，因而蚀刻时间大幅缩短，并大幅降低蚀刻药液成本。

此外，该导电柱200的长宽比(或深宽比)可依需求设计为1至5之间。

如图2H所示，形成一第三介电层29于该绝缘层201上，以包覆该导电柱200，再经由整平制程，使该导电柱200的下端面200b外露于该第三介电层29，使该第三介电层29与该导电柱200作为中介部2c，且该绝缘层201可选择性视为该中介部2c的一部分。最后，移除该暂时性载具40，以制成本发明的电子封装件2。

于本实施例中，该第三介电层29为感光介质、聚酰亚胺(polyimide，简称PI)或聚对二唑苯(Polybenzoxazole，简称PBO)。

此外，该整平制程将该导电柱200的下端面200b上的绝缘层201移除，且令该导电柱200的下端面200b、该第三介电层29的表面与该 绝缘层201的表面相互齐平。

因此，本发明的制法藉由完全移除该承载件20，再形成该第三介电层29，并研磨该第三介电层29以外露出该导电柱200，即使该导电柱200的铜离子渗入该第三介电层29中，且由于该第三介电层29为绝缘体，故各该导电柱200之间不会有桥接或漏电等问题。

此外，于后续制程中，如图3所示，形成多个外接垫30于该第三介电层29上，并使该外接垫30电性连接该导电柱200，再形成多个如焊球的第二导电元件31于该外接垫30上，以供接置于一如封装基板或电路板的电子装置(图略)上。

于本实施例中，先形成另一绝缘保护层32于该第三介电层29与该外接垫30上，且该绝缘保护层32外露所述外接垫30的部分表面，再形成所述第二导电元件31于所述外接垫30上。

此外，单一该外接垫30结合两该导电柱200，使该第二导电元件31电性连接该导电柱200。

本发明的制法中，可制作出深宽比较小的导电柱200，如10(um)/5(um)，故可使终端产品达到轻、薄、短、小的需求。

此外，由于该导电柱200的深度a变短，故蚀刻该通孔(如图2A的制程)的时间缩短，而可提高产量(Throughput)，且可节省化学药剂费用支出。

又，本发明的制法可制作出深宽比较小的导电柱200，故相较于现有技术，移除该承载件20的时程较短，且能减少移除制程中的化学药液的消耗，而能降低制造成本。

另外，本发明的制法以第三介电层29取代现有硅板体，故可使终端产品达到轻、薄、短、小的需求，且无需以现有深宽比的制程制作该导电柱200，因而大幅降低制程难度及制作成本。

本发明提供一种基板结构2a，包括：一基板本体2b、多个导电柱200以及第三介电层29。

所述的基板本体2b具有相对的第一表面21a与第二表面21b。

所述的导电柱200形成于该基板本体2b的第一表面21a上并电性连接所述第一导电盲孔221，其中，该导电柱200的长宽比为1至5之间。

所述的第三介电层29形成于该基板本体2b的第一表面21a上以包覆所述导电柱200，且令所述导电柱200的下端面200b外露于该第三介电层29。

于一实施例中，该导电柱200的下端面200b与该第三介电层29的表面齐平。

于一实施例中，所述的基板结构2a还包括形成于该第三介电层29上并电性连接所述导电柱200的多个外接垫30，且该基板结构2a还包括形成于所述外接垫30上的第二导电元件31。

本发明还提供一种电子封装件2，包括：该基板结构2a、一电子元件27以及封装材28。

所述的电子元件27设于该基板本体2b的第二表面21b上，使该电子元件27藉由所述第一导电元件25电性连接该第二线路层24。

所述的封装材28形成于该基板本体2b的第二表面21b上，以令该封装材28包覆该电子元件27。

综上所述，本发明的电子封装件及其制法与基板结构，藉由缩小该导电柱的长宽比，使产品达到轻、薄、短、小的需求，且能提高产量，并降低制作成本。

此外，藉由该第三介电层取代现有硅板体，使终端产品达到轻、薄、短、小的需求，且大幅降低制作成本。

上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。