半导体结构的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件尺寸缩小、集成度提高，鳍式场效应晶体管的特征尺寸也相应缩小，使得鳍式场效应晶体管的短沟道相应日趋严重、性能不良。

技术实现要素：

本发明解决的问题是抑制鳍部内的防穿通离子扩散，改善鳍式场效应晶体管的短沟道效应以及鳍部底部穿通现象。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有阱区，所述阱区内具有第一类型离子；采用第一防穿通注入工艺在所述阱区内注入第一类型离子，所述第一防穿通注入工艺的注入深度小于所述阱区底部到衬底顶部表面的距离，在所述阱区内形成防穿通区；采用第二防穿通注入工艺在所述阱区内注入碳离子，在所述阱区内形成 碳掺杂区，所述碳离子的掺杂浓度大于所述防穿通区内的第一类型离子掺杂浓度，所述碳掺杂区包围所述防穿通区；采用第三防穿通注入工艺在所述阱区内注入氮离子，所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，在所述阱区内形成氮掺杂区。

可选的，所述阱区内的第一类型离子包括硼离子或硼离子和氟离子的组合。

可选的，所述防穿通区内的第一类型离子包括硼离子、氟离子和铟离子。

可选的，所述第一防穿通注入包括：第一注入步骤，在阱区内注入硼离子；第二注入步骤，在阱区内注入铟离子。

可选的，所述硼离子的注入剂量为3E13atoms/cm²～6E14atoms/cm²，所述硼离子的注入能量为20keV～80keV。

可选的，所述铟离子的注入能量为1E13atoms/cm²～1E14atoms/cm²，所述铟离子的注入能量为60keV～140keV。

可选的，所述第二防穿通注入工艺的注入深度与第一防穿通注入工艺的注入深度相同。

可选的，采用离子注入工艺在所述衬底内形成阱区；形成所述阱区的离子注入工艺的注入深度、大于所述第一防穿通注入工艺的注入深度。

可选的，所述第二防穿通离子的参数包括：所述碳离子的注入剂量为5E13atoms/cm²～3E15atoms/cm²，注入能量为6keV～20keV。

可选的，所述第三防穿通离子的参数包括：所述氮离子的注入剂量为5E13atoms/cm²～1E15atoms/cm²，注入能量为6keV～60keV。

可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于鳍部表面的隔离层，所述隔离层覆盖所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面；在所述鳍部内形成所述阱区、防穿通区、碳掺杂区和氮掺杂区；所述衬底顶部表面为所述鳍部的顶部表面。

可选的，所述衬底的表面平坦；在所述衬底内形成所述阱区、防穿通区、碳掺杂区和氮掺杂区之后，刻蚀所述衬底，在所述衬底内形成若干沟槽，相 邻沟槽之间的衬底形成鳍部，位于鳍部和沟槽底部的衬底形成基底；在刻蚀所述衬底之后，在所述基底表面形成隔离层，所述隔离层覆盖所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面。

可选的，还包括：在形成所述隔离层之前，在所述鳍部的侧壁和顶部表面形成衬垫层。

可选的，所述衬垫层的材料为氧化硅；所述衬垫层的形成工艺为原位蒸汽生成工艺。

可选的，在形成所述衬垫层之后，形成所述隔离层之前，进行第一退火；在形成隔离层之后，进行第二退火。

可选的，所述隔离层的形成步骤包括：在所述基底和鳍部表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部的顶部为止；在平坦化工艺之后，回刻蚀所述隔离膜，形成隔离层，所述隔离层表面低于鳍部的顶部表面。

可选的，在形成所述阱区、防穿通区、碳掺杂区和氮掺杂区之后，在所述鳍部内掺杂阈值电压调节离子；在所述鳍部内掺杂阈值电压调节离子之后，进行第三退火。

可选的，所述第三退火工艺的温度为1000℃～1100℃，时间为8秒～12秒。

可选的，在形成所述阱区、防穿通区、碳掺杂区和氮掺杂区之后，刻蚀衬底以形成鳍部之前，进行第四退火；所述第四退火工艺的温度为1000℃～1100℃，时间为8秒～12秒。

可选的，在形成所述阱区、防穿通区、碳掺杂区和氮掺杂区之后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在阱区内形成防穿通区之后，在所述阱区内形成碳掺杂区。由于碳离子的掺杂浓度大于所述防穿通区内的第一类型离子掺杂浓度，且所述碳掺杂区包围所述防穿通区，因此，所述碳掺杂区能够充分填充所述防穿通区内的缺陷，并且能够抑制防穿通区内的掺杂离子的扩散。其 次，采用第三防穿通注入工艺在所述阱区内形成氮掺杂区。由于所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，所注入的氮离子能够充分填充自所述防穿通区至鳍部顶部的缺陷，进而防止防穿通区内的掺杂离子向衬底顶部方向扩散，由此避免防穿通区内的掺杂离子被衬底内的缺陷所俘获。从而，所述衬底内的电性能稳定，由所述衬底形成的晶体管的短沟道效应得到抑制，晶体管的源区和漏区底部的穿通现象得到抑制，所形成的半导体器件性能稳定、可靠性提高。

进一步，所述防穿通区内的第一类型离子包括硼离子、氟离子和铟离子。所述硼离子、氟离子和铟离子能够形成稳定的原子复合体，所述原子复合体其活化能较大，具有较高的激活能，因此所述原子复合体在衬底内不易发生移动，从而使防穿通区内的掺杂离子的扩散得到抑制。

进一步，所述衬底包括：基底和位于基底表面的鳍部，在所述鳍部内形成所述阱区、防穿通区、碳掺杂区和氮掺杂区；其中，所述衬底顶部表面即所述鳍部的顶部表面。后续在所述鳍部的侧壁和顶部表面形成栅极结构，所述栅极结构横跨所述鳍部，所述栅极结构两侧的鳍部内形成源区和漏区。所述防穿通区能够防止所述鳍部内的源区和漏区底部发生穿通；而所述碳掺杂区用于抑制所述防穿通区内的掺杂离子的移动，所述氮掺杂区用于限制所述防穿通区内的掺杂离子向鳍部的顶部表面移动。

附图说明

图1是本发明实施例的一种用于形成鳍式场效应晶体管的鳍部的剖面结构示意图；

图2至图6是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件尺寸缩小、集成度提高，鳍式场效应晶体管的特征尺寸也相应缩小，使得鳍式场效应晶体管的短沟道相应日趋严重、性能不良。

请参考图1，图1是本发明实施例的一种用于形成鳍式场效应晶体管的鳍部的剖面结构示意图，包括：基底100、位于基底100表面的鳍部101、以及 位于鳍部101表面的隔离层102，所述隔离层102覆盖部分鳍部101的侧壁表面，且所述隔离层102表面低于鳍部101的顶部表面。

其中，所述基底100和鳍部101内具有阱区。当所述鳍式场效应晶体管为PMOS晶体管时，所述阱区内掺杂有N型离子；当所述鳍式场效应晶体管为NMOS晶体管时，所述阱区内掺杂有P型离子。所述鳍部101的部分侧壁和顶部表面用于形成鳍式场效应晶体管的栅极结构，所述栅极结构横跨所述鳍部101；所述栅极结构两侧的鳍部101内还需要分别形成源区和漏区。

在图1中，方向X即鳍式场效应晶体管的沟道区宽度方向。随着鳍式场效应晶体管的尺寸缩小，所述鳍部101沿X方向的尺寸也相应缩小，为了保证启示场效应晶体管的性能不下降，形成于鳍部101内的源区和漏区内的离子掺杂剂量不会相应减小，则所述源区和漏区内的离子更易发生扩散。因此，容易致使所述源区和漏区之间的距离较近，引起短沟道效应；而且，所述源区和漏区底部到鳍部101顶部的距离较大，容易在所述鳍部101的底部发生源区和漏区之间的穿通(punch through)效应。

为了抑制短沟道效应，能够通过提高阱区内的掺杂离子浓度来实现，由于阱区内的掺杂离子类型与源区和漏区相反，以此能够阻止源区和漏区内的掺杂离子相互扩散。然而，所述阱区通过离子注入工艺形成，提高所述阱区内的掺杂离子浓度，需要提高所述离子注入工艺的能量和剂量，则所述离子注入工艺更易对鳍部101造成损伤，容易在所述鳍部101表面、以及鳍部101内靠近顶部的区域内形成大量的注入缺陷。

另一方面，为了抑制鳍部101的底部发生穿通效应，需要在鳍部101内靠近底部的区域进行防穿通离子注入，以便在所述鳍部101内靠近底部的区域形成防穿通区，以此抑制源区和漏区底部发生穿通。然而，由于形成阱区的离子注入工艺容易在所述鳍部101表面、以及鳍部101内靠近顶部的区域内形成大量的注入缺陷，则所述防穿通区内的掺杂离子容易超所述鳍部101顶部扩散，并由所述注入缺陷所俘获。尤其是对于N型鳍式场效应晶体管来说，所述防穿通区内掺杂的离子包括P型离子，例如硼离子，所述硼离子由于粒子尺寸较小而更易发生迁移。在工艺中的热制程过程中，例如热氧化工艺或退火工艺等，所述防穿通区内的掺杂离子更易受到热驱动的影响而向鳍 部101顶部扩散。导致所述防穿通区的防穿通能力下降，而且导致鳍部101内的沟道区电性能不良，所形成的鳍式场效应晶体管的性能下降。

为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成阱区，所述阱区内具有第一类型离子；采用第一防穿通注入工艺在所述阱区内注入第一类型离子，所述第一防穿通注入工艺的注入深度小于所述阱区底部到衬底表面的距离，在所述阱区内形成防穿通区；采用第二防穿通注入工艺在所述阱区内注入碳离子，在所述阱区内形成碳掺杂区，所述碳离子的掺杂浓度大于所述防穿通区内的第一类型离子掺杂浓度，所述碳掺杂区包围所述防穿通区；采用第三防穿通注入工艺在所述阱区内注入氮离子，所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，在所述阱区内形成氮掺杂区，所述防穿通区包围所述氮掺杂区。

其中，在阱区内形成防穿通区之后，在所述阱区内形成碳掺杂区。由于碳离子的掺杂浓度大于所述防穿通区内的第一类型离子掺杂浓度，且所述碳掺杂区包围所述防穿通区，因此，所述碳掺杂区能够充分填充所述防穿通区内的缺陷，并且能够抑制防穿通区内的掺杂离子的扩散。其次，采用第三防穿通注入工艺在所述阱区内形成氮掺杂区。由于所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，所注入的氮离子能够充分填充自所述防穿通区至鳍部顶部的缺陷，进而防止防穿通区内的掺杂离子向衬底顶部方向扩散，由此避免防穿通区内的掺杂离子被衬底内的缺陷所俘获。从而，所述衬底内的电性能稳定，由所述衬底形成的晶体管的短沟道效应得到抑制，晶体管的源区和漏区底部的穿通现象得到抑制，所形成的半导体器件性能稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图6是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图2，提供衬底，所述衬底内具有阱区203，所述阱区203内具有第一类型离子。

在本实施例中，所形成的半导体结构用于形成鳍式场效应晶体管。所述衬底包括：基底200、位于基底200表面的鳍部201、以及位于鳍部201表面的隔离层202，所述隔离层202覆盖所述鳍部201的部分表面，且所述隔离层202的表面低于所述鳍部201的顶部表面。所述阱区203、以及后续形成的防穿通区、碳掺杂区和氮掺杂区位于所述鳍部201内。

在另一实施例中，所述衬底为平面基底，采用所述衬底形成的晶体管为平面晶体管。

在本实施例中，所述阱区203在形成所述鳍部201之前形成。后续形成的防穿通区、碳掺杂区和氮掺杂区在形成鳍部之后形成。而且，所述防穿通区、碳掺杂区和氮掺杂区能够在形成鳍部之后、形成隔离层之前或之后形成。

在另一实施例中，所述阱区、防穿通区、碳掺杂区和氮掺杂区在均在形成鳍部之前形成。

在本实施例中，所述鳍部201和基底200通过刻蚀半导体基底形成。所述鳍部201和基底200的形成步骤包括：提供半导体基底；在所述半导体基底表面形成图形化层，所述图形化层覆盖于需要形成鳍部201的半导体基底表面；以所述图形化层为掩膜，刻蚀所述半导体基底，在所述半导体基底内形成沟槽，相邻沟槽之间的半导体基底形成鳍部201，所述鳍部201和沟槽底部的半导体基底形成基底200；在形成所述鳍部201和基底200之后，去除所述图形化层。本实施例中，所述图形化层在后续形成隔离层202之后去除。

所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述第一鳍部201、第二鳍部202和衬底200的材料为单晶硅。

在一实施例中，所述图形化层为图形化的光刻胶层，所述图形化层采用涂布工艺和光刻工艺形成。

在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述图形化层能够采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重 图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

在一实施例中，所述图形化层的形成工艺为自对准双重图形化工艺，包括：在半导体基底表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出半导体基底表面为止，形成牺牲层，并去除光刻胶层；在半导体基底和牺牲层表面沉积图形化膜；回刻蚀所述图形化膜直至暴露出牺牲层和半导体基底表面为止，在牺牲层两侧的半导体基底表面形成图形层；在所述回刻蚀工艺之后，去除所述牺牲层。

刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于基底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于基底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于基底200表面倾斜。

在刻蚀形成所述鳍部201之前，采用离子注入工艺在所述半导体基底内形成阱区203。在本实施例中，所述衬底用于形成NMOS晶体管，所述阱区203内掺杂的第一类型离子为P型离子，所述第一类型离子硼离子或铟离子；所述阱区203内的第一类型离子还能够包括硼离子和氟离子的组合。

在其它实施例中，所述衬底用于形成PMOS晶体管，所述阱区内掺杂的第一类型离子为N型离子。

在本实施例中，所述阱区203为超陡退化阱区(super steep retrograde well，简称SSRW)。形成所述阱区203的离子注入工艺的参数包括：能量为40keV～60keV，剂量为5E12atoms/cm²～5E13atoms/cm²。

在本实施例中，形成所述阱区203的离子注入工艺的前驱体为硼离子或氟化硼(BF₂)气体，所述离子注入工艺的能量较高，能够使所形成的阱区203底部至鳍部201顶部的距离较大。如图2中的曲线A所示，为阱区203内的掺杂离子浓度与距离鳍部201顶部表面(即半导体基底表面)深度之间的关系曲线。其中，所述离子注入工艺的注入深度所在的位置形成浓度最高的峰值。

然而，由于所述离子注入工艺的能量较高，容易在靠近半导体基底表面 的区域内形成大量注入缺陷，从而使所形成的鳍部201靠近顶部的区域内具有大量注入缺陷；所述注入缺陷容易引起掺杂于鳍部201内的掺杂离子扩散，使鳍部201的电性能不稳定。

在另一实施例中，所述鳍部通过刻蚀形成于基底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述基底表面。所述基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗。所述半导体基底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的半导体基底、以及适于鳍部的材料。而且，所述半导体层的厚度能够通过外延工艺进行控制，从而精确控制所形成的鳍部的高度。在刻蚀形成所述鳍部之前，采用离子注入工艺在所述半导体层内形成阱区。

在其它实施例中，所述鳍部还能够包括：提供基底；在所述基底表面形成初始隔离层；在所述初始隔离层内形成沟槽，所述沟槽底部暴露出所述基底表面；采用选择性外延沉积工艺在所述沟槽内形成鳍部；在形成所述鳍部之后，回刻蚀所述初始隔离层，形成隔离层，所述隔离层表面低于鳍部的顶部表面。阱区在形成鳍部之后通过离子注入工艺形成。

所述隔离层202的形成步骤包括：在所述基底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部为止；在平坦化工艺之后，回刻蚀所述隔离膜，形成隔离层202，所述隔离层202表面低于鳍部201的顶部表面。

在本实施例中，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积(FCVD)工艺。在其它实施例中，所述隔离层202的材料还能够为氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。所述隔离膜的形成工艺还能够为其它化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在一实施例中，在形成所述隔离层202之前，在所述鳍部201的侧壁和 顶部表面形成衬垫层。所述衬垫层的材料为氧化硅；所述衬垫层的形成工艺为原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺。所述原位蒸汽生成工艺形成的衬垫层密度较高，而且具有良好的阶梯覆盖能力；所形成的衬垫层能够紧密地覆盖于基底200表面、以及鳍部201的侧壁和顶部表面，且能所述衬垫层的厚度均匀。所述衬底层用于隔离鳍部201与所述隔离层202，避免后续掺杂于鳍部201内的掺杂离子向所述隔离层202内扩散。

在一实施例中，在形成所述衬垫层之后，形成所述隔离层之前，进行第一退火；所述第一退火用于排出隔离层内的氢离子等杂质离子。在形成隔离层之后，还能够进行第二退火；所述第二退火工艺。

请参考图3，采用第一防穿通注入工艺在所述阱区203内注入第一类型离子，所述第一防穿通注入工艺的注入深度小于所述阱区203底部到衬底顶部表面的距离，在所述阱区203内形成防穿通区204。

在本实施例中，所述衬底顶部表面为所述鳍部201的顶部表面。

所述第一防穿通注入工艺所注入的离子用于抑制后续形成于鳍部201内的源区和漏区底部之间发生穿通现象。后续形成于鳍部201内的源区和漏区内掺杂第二类型离子，则所述第一防穿通注入工艺注入的第一类型离子与所述第二类型离子反型。在本实施例中，所述衬底用于形成NMOS晶体管，所述源区和漏区内掺杂N型离子，则所述第一类型离子为P型离子。

所述防穿通区204内的第一类型离子包括硼离子、氟离子和铟离子。所述硼离子、氟离子和铟离子能够形成稳定的原子复合体，所述原子复合体的活化能较高，因此，所述原子复合体在鳍部201内不易移动，则所注入的第一类型离子不易发生扩散。

如图3中的曲线B所示，是防穿通区204内的掺杂离子浓度与距离鳍部201顶部表面深度之间的关系曲线。其中，所述第一防穿通注入工艺的注入深度所在的位置形成浓度最高的峰值。

在所述第一防穿通注入工艺中，所述硼离子和铟离子能够同时注入，或者先注入硼离子、后注入铟离子，或者先注入铟离子、后注入硼离子。

在本实施例中，所述第一防穿通注入包括：第一注入步骤，在阱区203 内注入硼离子；第二注入步骤，在阱区203内注入铟离子。其中，所述硼离子的注入剂量为3E13atoms/cm²～6E14atoms/cm²，所述硼离子的注入能量为20keV～80keV。所述铟离子的注入能量为1E13atoms/cm²～1E14atoms/cm²，所述铟离子的注入能量为60keV～140keV。

所述第一防穿通注入工艺的注入深度小于形成所述阱区203的离子注入工艺的注入深度。由于所述防穿通区204用于防止后续形成于鳍部201内的源区和漏区底部之间发生穿通，因此，所述第一防穿通注入工艺的注入深度与所述源区和漏区底部的位置相对应，使所述防穿通区204能够隔离所述源区和漏区的底部。而所述第一防穿通注入工艺的注入深度由注入能量所决定，因此，所述第一注入步骤和第二注入步骤的注入能量较高。

而且，由于所述防穿通区204用于隔离源区和漏区的底部，因此所述防穿通区204内的掺杂离子浓度较阱区203高，则源区和漏区底部之间不易发生穿通。

在本实施例中，所述第一防穿通注入在形成鳍部之后进行，则所述第一防穿通注入工艺除了以垂直于鳍部201顶部表面的方向进行注入之外，还能够以相对于鳍部201顶部表面法线倾斜的方向进行注入，以便使第一类型离子能够直接注入所述鳍部201的侧壁。从而有利于减小注入能量，减少鳍部201在第一防穿通注入过程中受到的损伤。而且，还有利于减小注入的离子数量，节省成本。

所述第一防穿通注入工艺的注入角度为0°～15°，所述注入角度即所述第一防穿通注入的注入方向与鳍部201顶部表面法线之间的夹角；本实施例中，所述注入角度即所述第一注入步骤和第二注入步骤的注入方向与鳍部201顶部表面法线之间的夹角。

请参考图4，采用第二防穿通注入工艺在所述阱区203内注入碳离子，在所述阱区203内形成碳掺杂区205，所述碳离子的掺杂浓度大于所述防穿通区204内的第一类型离子掺杂浓度，所述碳掺杂区205包围所述防穿通区204。

在本实施例中，先所述第二防穿通注入工艺，之后再进行后续的第三防穿通注入工艺。在其它实施例中，所述第二防穿通注入工艺与所述第三防穿 通注入同时进行。

所述碳掺杂区205包围所述防穿通区204，所述碳离子的掺杂浓度大于所述防穿通区204内的第一类型离子掺杂浓度，从而能够使所述碳掺杂区205内的缺陷由所述碳离子充分填充，使得所述防穿通区204内的第一类型离子的迁移得到抑制，所述防穿通区204内的第一类型离子不易向鳍部201顶部的方向扩散，有利于保证鳍部201的电性能稳定。

所述第二防穿通离子的参数包括：所述碳离子的注入剂量为5E13atoms/cm²～3E15atoms/cm²，注入能量为6keV～20keV。

如图4中的曲线C所示，是碳掺杂区205内的掺杂离子浓度与距离鳍部201顶部表面深度之间的关系曲线。其中，所述第二防穿通注入工艺的注入深度所在的位置形成浓度最高的峰值。

在本实施例中，所述第二防穿通注入工艺的注入深度与第一防穿通注入工艺的注入深度相同。在其它实施例中，所述第二防穿通注入工艺的注入深度能够大于或小于第一防穿通注入工艺的注入深度。

由于所述碳掺杂区205包围防穿通区204，则所述碳掺杂区205内包括浓度峰值的区域、与防穿通区204内包括浓度峰值的区域至少部分重叠。所述第二防穿通注入工艺的注入深度与第二防穿通注入工艺的注入深度相同或相近，使得碳掺杂区205能够包围所述防穿通区204。而所述第二防穿通注入工艺的注入深度由注入能量所决定，因此，所述第二防穿通注入工艺的注入能量较高。

在本实施例中，所述第二防穿通注入在形成鳍部之后进行，则所述第二防穿通注入工艺除了以垂直于鳍部201顶部表面的方向进行注入之外，还能够以相对于鳍部201顶部表面法线倾斜的方向进行注入，以便使碳离子能够直接注入所述鳍部201的侧壁。从而有利于减小注入能量，减少鳍部201在第二防穿通注入过程中受到的损伤。而且，还有利于减小注入的离子数量，节省成本。

在本实施例中，所述第二防穿通注入工艺的注入角度为0°～15°，所述注入角度即所述第二防穿通注入的注入方向与鳍部201顶部表面法线之间的 夹角。

请参考图5，采用第三防穿通注入工艺在所述阱区204内注入氮离子，所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，在所述阱区204内形成氮掺杂区206。

所述氮离子用于填充所述防穿通区204底部至鳍部201顶部表面之间的缺陷，尤其是靠近所述鳍部201顶部表面的区域内缺陷。由于所述鳍部201内靠近顶部的区域用于形成鳍式场效应晶体管的沟道区，所述氮离子能够填补沟道区内的缺陷，有利于抑制后续形成于鳍部201内的源区和漏区内的离子发生扩散，由此能够减少短沟道效应的产生，所述鳍部201的电性能改善，所形成的鳍式场效应晶体管的性能提高。

所述第三防穿通离子的参数包括：所述氮离子的注入剂量为5E13atoms/cm²～1E15atoms/cm²，注入能量为6keV～60keV。

如图5中的曲线D所示，是氮掺杂区206内的掺杂离子浓度与距离鳍部201顶部表面深度之间的关系曲线。其中，所述第三防穿通注入工艺的注入深度所在的位置形成浓度最高的峰值。

在本实施例中，所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，所述氮掺杂区206内包括浓度峰值的区域高于所述防穿通区204内包括浓度峰值的区域。

由于形成阱区203离子注入工艺对靠近鳍部201顶部的区域造成的损伤更大，所述鳍部201内靠近顶部的区域内缺陷更多，因此，在鳍部201内掺杂碳离子的基础上，再叠加掺杂氮离子，能够使掺杂的氮离子集中于靠近鳍部201顶部表面的区域内，进一步填补所述鳍部201内靠近顶部的区域内缺陷。而所述第三防穿通注入工艺的注入深度由注入能量所决定。

在本实施例中，所述第三防穿通注入在形成鳍部之后进行，则所述第三防穿通注入工艺除了以垂直于鳍部201顶部表面的方向进行注入之外，还能够以相对于鳍部201顶部表面法线倾斜的方向进行注入，以便使氮离子能够直接注入所述鳍部201的侧壁。从而有利于减小注入能量，减少鳍部201在第三防穿通注入过程中受到的损伤。而且，还有利于减小注入的离子数量， 节省成本。

在本实施例中，所述第三防穿通注入工艺的注入角度为0°～15°，所述注入角度即所述第三防穿通注入的注入方向与鳍部201顶部表面法线之间的夹角。

在本实施例中，在形成所述阱区203、防穿通区204、碳掺杂区205和氮掺杂区206之后，进行第四退火；所述第四退火工艺的温度为1000℃～1100℃，时间为8秒～12秒，例如温度为1050℃，时间为10秒。所述第四退火能够用于激活所述阱区203、防穿通区204、碳掺杂区205和氮掺杂区206内掺杂的离子。

在另一实施例中，所述阱区、防穿通区、碳掺杂区和氮掺杂区在形成鳍部之前形成。具体的，提供衬底，所述衬底的表面平坦；在所述衬底内形成所述阱区、防穿通区、碳掺杂区和氮掺杂区；在所述衬底内形成所述阱区、防穿通区、碳掺杂区和氮掺杂区之后，刻蚀所述衬底，在所述衬底内形成若干沟槽，相邻沟槽之间的衬底形成鳍部，位于鳍部和沟槽底部的衬底形成基底；在刻蚀所述衬底之后，在所述基底表面形成隔离层，所述隔离层覆盖所述鳍部的部分表面，且所述隔离层的表面低于所述鳍部的顶部表面。

在形成所述阱区、防穿通区、碳掺杂区和氮掺杂区之后，刻蚀衬底以形成鳍部之前，进行第四退火；所述第四退火工艺的温度为1000℃～1100℃，时间为8秒～12秒，例如温度为1050℃，时间为10秒。

在一实施例中，在形成所述阱区203、防穿通区204、碳掺杂区205和氮掺杂区206之后，还能够在所述鳍部201内掺杂阈值电压调节离子；在所述鳍部201内掺杂阈值电压调节离子之后，进行第三退火。所述第三退火工艺的温度为1000℃～1100℃，时间为8秒～12秒，例如温度为1050℃，时间为10秒。所述第三退火能够用于激活阈值电压调节离子。

请参考图6，在形成所述阱区203、防穿通区204、碳掺杂区205和氮掺杂区206之后，形成横跨所述鳍部201的栅极结构，所述栅极结构覆盖所述鳍部201的部分侧壁和顶部表面。

在本实施例中，所述鳍部201用于形成鳍式场效应晶体管，且所述鳍式 场效应晶体管为高K金属栅结构(High K Metal Gate，HKMG)，所述鳍式场效应晶体管采用后栅(Gate Last)工艺形成。图6所示的栅极结构作为伪栅极结构。

所述栅极结构包括：位于鳍部201表面的伪栅氧化层207、以及位于伪栅氧化层207和隔离层202表面的伪栅极层208。所述伪栅氧化层207的材料为氧化硅，形成工艺为热氧化工艺或原位蒸汽生成(ISSG，)工艺；所述伪栅极层208的材料为多晶硅，形成工艺包括化学气相沉积工艺和化学机械抛光工艺。

所述栅极结构还能够包括位于伪栅氧化层207和伪栅极层208侧壁表面的侧墙。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述侧墙用于定义源区和漏区与伪栅极层208之间的相对位置。

后续在所述栅极结构两侧的鳍部201内形成源区和漏区。在本实施例中，所述半导体结构用于形成N型鳍式场效应晶体管，则所述源区和漏区内掺杂有N型离子。

在一实施例中，所述源区和漏区的形成步骤包括：在所述栅极结构两侧的鳍部内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂离子。在该实施例中，所述应力层的材料为碳化硅，适于为N型鳍式场效应晶体管的沟道区提供拉应力。

在形成源区和漏区之后，还包括：在所述隔离层202和鳍部201表面形成介质层，所述介质层覆盖所述栅极结构的侧壁，且所述栅介质层暴露出所述伪栅极层208；去除所述伪栅极层208和伪栅氧化层207，在介质层内形成栅极沟槽；在所述栅极沟槽的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极沟槽的栅极层。其中，所述栅介质层的材料为高k介质材料(介电常数大于3.9)；所述栅极层的材料为金属，所述金属包括铜、钨、铝或银。

在一实施例中，所述栅介质层和鳍部201的侧壁和顶部表面之间还具有界面氧化层；所述界面氧化层的材料为氧化硅；所述界面氧化层的形成工艺能够为热氧化工艺；所述界面氧化层用于增强所述栅介质层与鳍部201表面 之间的结合强度。

在其它实施例中，在所述栅极层和栅介质层之间，还能够形成功函数层、覆盖层(cap layer)和阻挡层(barrier layer)中的一种或多种组合。

在本实施例中，采用所述半导体结构形成的半导体器件为N型鳍式场效应晶体管。在其它实施例中，采用所述半导体结构形成的半导体器件还能够为P型鳍式场效应晶体管、存储器的存储单元或MEMS器件等其它半导体器件。

综上，本实施例中，在阱区内形成防穿通区之后，在所述阱区内形成碳掺杂区。由于碳离子的掺杂浓度大于所述防穿通区内的第一类型离子掺杂浓度，且所述碳掺杂区包围所述防穿通区，因此，所述碳掺杂区能够充分填充所述防穿通区内的缺陷，并且能够抑制防穿通区内的掺杂离子的扩散。其次，采用第三防穿通注入工艺在所述阱区内形成氮掺杂区。由于所述第三防穿通注入的深度、小于所述第一防穿通注入和第二防穿通注入的深度，所注入的氮离子能够充分填充自所述防穿通区至鳍部顶部的缺陷，进而防止防穿通区内的掺杂离子向衬底顶部方向扩散，由此避免防穿通区内的掺杂离子被衬底内的缺陷所俘获。从而，所述衬底内的电性能稳定，由所述衬底形成的晶体管的短沟道效应得到抑制，晶体管的源区和漏区底部的穿通现象得到抑制，所形成的半导体器件性能稳定、可靠性提高。

其次，所述防穿通区内的第一类型离子包括硼离子、氟离子和铟离子。所述硼离子、氟离子和铟离子能够形成稳定的原子复合体，所述原子复合体其活化能较大，具有较高的激活能，因此所述原子复合体在衬底内不易发生移动，从而使防穿通区内的掺杂离子的扩散得到抑制。

再次，所述衬底包括：基底和位于基底表面的鳍部，在所述鳍部内形成所述阱区、防穿通区、碳掺杂区和氮掺杂区；其中，所述衬底顶部表面即所述鳍部的顶部表面。后续在所述鳍部的侧壁和顶部表面形成栅极结构，所述栅极结构横跨所述鳍部，所述栅极结构两侧的鳍部内形成源区和漏区。所述防穿通区能够防止所述鳍部内的源区和漏区底部发生穿通；而所述碳掺杂区用于抑制所述防穿通区内的掺杂离子的移动，所述氮掺杂区用于限制所述防 穿通区内的掺杂离子向鳍部的顶部表面移动。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。