用于制造具有鳍型场效应晶体管的半导体器件的方法与流程

本发明构思涉及具有鳍型场效应晶体管的半导体器件以及用于制造该半导体器件的方法。

背景技术：

鳍型场效应晶体管(finFET)(其是三维(3D)晶体管)具有源极与漏极之间的短的距离，但是易受穿通泄漏(punch-through leakage)影响。由于穿通而经受泄漏的finFET变得不能用。为了防止这个，可以进行用于将具有与finFET的导电类型相反的导电类型的掺杂剂掺杂的离子注入。然而，过量的离子注入会不利地影响finFET的其它特性。

技术实现要素：

在本发明构思的示例实施方式中，提供一种制造半导体器件的方法，该方法包括：在基板的第一区域中形成第一有源图案以及在基板的第二区域中形成第二有源图案，其中第一有源图案和第二有源图案从基板突出；在第二区域中的基板和第二有源图案上形成第二衬垫图案(second liner pattern)，其中第二衬垫图案具有第二极性；在第一区域中的基板和第一有源图案上形成第一衬垫图案，其中第一衬垫图案具有不同于第二极性的第一极性；在第一区域中的第一衬垫图案和第二区域中的第二衬垫图案上形成隔离图案；以及通过使隔离图案凹进而暴露第一有源图案和第二有源图案。

在本发明构思的示例实施方式中，第二极性是正极性。

在本发明构思的示例实施方式中，第二衬垫图案包括氮化物。

在本发明构思的示例实施方式中，第二衬垫图案包括SiN。

在本发明构思的示例实施方式中，第一极性是负极性。

在本发明构思的示例实施方式中，第一衬垫图案包括氧化物。

在本发明构思的示例实施方式中，第一区域包括N型金属氧化物半导体(NMOS)区域，第二区域包括P型金属氧化物半导体(PMOS)区域。

在本发明构思的示例实施方式中，在第二区域中的基板和第二有源图案上形成第二衬垫图案包括：在第一区域和第二区域中的基板上、在第一区域中的第一有源图案上以及在第二区域中的第二有源图案上形成第二衬垫图案；以及从第一区域去除第二衬垫图案。

在本发明构思的示例实施方式中，从第一区域去除第二衬垫图案包括：在第二区域中形成掩模图案；以及使用掩模图案蚀刻第一区域中的第二衬垫图案。

在本发明构思的示例实施方式中，该蚀刻是干法蚀刻或湿法蚀刻。

在本发明构思的示例实施方式中，该方法还包括在第二区域中的第二衬垫图案上形成第一衬垫图案。

在本发明构思的示例实施方式中，第一有源图案的部分侧表面和第二有源图案的部分侧表面通过使隔离图案凹进而暴露。

在本发明构思的示例实施方式中，通过使所述隔离图案凹进而暴露所述第一有源图案和所述第二有源图案包括：在使隔离图案凹进的同时去除形成在第一区域中的第一衬垫图案的部分和形成在第二区域中的第一衬垫图案的部分。

在本发明构思的示例实施方式中，第二有源图案的暴露区域具有第二极性。

在本发明构思的示例实施方式中，通过使所述隔离图案凹进而暴露所述第一有源图案和所述第二有源图案还包括：在使隔离图案凹进的同时去除形成在第一区域中的第一衬垫图案的所述部分和形成在第二区域中的第一衬垫图案的所述部分之后，去除形成在第二区域中的第二衬垫图案的部分。

在本发明构思的示例实施方式中，第一有源图案的暴露区域具有第一极性。

在本发明构思的示例实施方式中，一种用于制造半导体器件的方法包括：在基板的第一区域中形成第一有源图案以及在基板的第二区域中形成第二有源图案，其中第一有源图案和第二有源图案从基板突出；在第二区域中的基板和第二有源图案上顺序地形成第二衬垫图案和第一衬垫图案，其中第二衬垫图案具有第二极性并且第一衬垫图案具有不同于第二极性的第一极性；在第一区域中的基板和第一有源图案上形成第三衬垫图案，其中第三衬垫图案具有第一极性；在第一区域中的第三衬垫图案和第二区域中的第一衬 垫图案上形成隔离图案；以及通过使隔离图案凹进而暴露第一有源图案和第二有源图案。

在本发明构思的示例实施方式中，在第二区域中的基板和第二有源图案上顺序地形成第二衬垫图案和第一衬垫图案包括：在第一区域中的基板和第一有源图案上以及在第二区域中的基板和第二有源图案上形成第二衬垫图案；在第一区域和第二区域中的第二衬垫图案上形成第一衬垫图案；以及从第一区域去除第一衬垫图案和第二衬垫图案。

在本发明构思的示例实施方式中，从第一区域去除第一衬垫图案和第二衬垫图案包括：在第二区域中形成掩模图案；使用掩模图案第一次蚀刻第一区域中的第一衬垫图案；以及使用该掩模图案二次蚀刻第一区域中的第二衬垫图案。

在本发明构思的示例实施方式中，该方法还包括在第二区域中的第一衬垫图案上形成第三衬垫图案。

在本发明构思的示例实施方式中，通过使隔离图案凹进而暴露第一有源图案和第二有源图案包括：在使隔离图案凹进的同时，去除形成在第一区域中的第三衬垫图案的部分以及形成在第二区域中的第三衬垫图案的部分以及形成在第二区域中的第一衬垫图案的部分。

在本发明构思的示例实施方式中，通过使隔离图案凹进而暴露第一有源图案和第二有源图案还包括：在使隔离图案凹进的同时去除形成在第一区域中的第三衬垫图案的所述部分、形成在第二区域中的第三衬垫图案的所述部分以及形成在第二区域中的第一衬垫图案的所述部分之后，去除形成在第二区域中的第二衬垫图案的部分。

在本发明构思的示例实施方式中，第二极性是正极性，第一极性是负极性。

在本发明构思的示例实施方式中，第二衬垫图案包括氮化物，第一衬垫图案和第三衬垫图案包括氧化物。

在本发明构思的示例实施方式中，一种半导体器件包括：基板，包括第一区域和第二区域；第一有源图案，在第一区域中从基板突出；第二有源区域，在第二区域中从基板突出；第一衬垫图案，在第一区域中沿基板的上表面和第一有源图案的侧表面的一部分形成；第二衬垫图案，在第二区域中沿基板的上表面和第二有源图案的侧表面的一部分形成，其中第二衬垫图案具 有与第一衬垫图案的极性不同的极性。

在本发明构思的示例实施方式中，第一衬垫图案具有负极性，第二衬垫图案具有正极性。

在本发明构思的示例实施方式中，第一衬垫图案包括氧化物，第二衬垫图案包括氮化物。

在本发明构思的示例实施方式中，第一衬垫图案包括Al₂O₃、HfO₂或TaO。

在本发明构思的示例实施方式中，第二衬垫图案包括SiN。

在本发明构思的示例实施方式中，第一有源图案包括具有在其上形成第一衬垫图案的侧表面的下部区域以及具有在其上没有形成第一衬垫图案的侧表面的上部区域，第二有源图案包括具有在其上形成第二衬垫图案的侧表面的下部区域以及具有在其上没有形成第二衬垫图案的侧表面的上部区域。

在本发明构思的示例实施方式中，第一有源区域的上部区域具有与第二衬垫图案的极性不同的极性。

在本发明构思的示例实施方式中，第二有源区域的上部区域具有与第一衬垫图案的极性不同的极性。

在本发明构思的示例实施方式中，第一有源区域的上部区域具有与第二衬垫图案的上部区域的极性不同的极性。

在本发明构思的示例实施方式中，第一区域包括NMOS区域，第二区域包括PMOS区域。

在本发明构思的示例实施方式中，半导体器件包括形成在第一衬垫图案和第二衬垫图案上的隔离图案。

在本发明构思的示例实施方式中，一种用于制造半导体器件的方法包括：在基板的第一区域中形成第一有源图案，该第一有源图案从基板突出；在基板的第二区域中形成第二有源图案，该第二有源图案从基板突出；在第一区域中形成第一衬垫图案；在第二区域中形成第二衬垫图案；通过去除部分的第一衬垫图案而暴露第一有源图案的第一部分；以及通过去除部分的第二衬垫图案而暴露第二有源图案的第一部分，其中第一有源图案的第一部分具有第一极性，第二有源图案的第一部分具有第二极性，其中所述第二衬垫图案具有第二极性并且所述第一衬垫图案具有不同于所述第二极性的第一极性。

在本发明构思的示例实施方式中，第一衬垫图案设置在第一有源图案的第二部分上，第二衬垫图案设置在第二有源图案的第二部分上。

在本发明构思的示例实施方式中，第一有源图案的第二部分具有第二极性，第二有源图案的第二部分具有第一极性。

在本发明构思的示例实施方式中，第一衬垫图案具有第一极性，第二衬垫图案具有第二极性。

附图说明

通过结合附图详细描述本发明构思的示例实施方式，本发明构思的以上和其它的特征将变得更加明显，附图中：

图1是根据本发明构思的示例实施方式的半导体器件的透视图；

图2是根据本发明构思的示例实施方式的图1的半导体器件的沿线A-A和B-B截取的截面图；

图3是根据本发明构思的示例实施方式的半导体器件的透视图；

图4是根据本发明构思的示例实施方式的图3的半导体器件的沿线A-A和B-B截取的截面图；

图5是根据本发明构思的示例实施方式的半导体器件的透视图；

图6是根据本发明构思的示例实施方式的图5的半导体器件的沿线A-A和B-B截取的截面图；

图7、图8、图9、图10、图11、图12、图13和图14是根据本发明构思的示例实施方式的用于制造半导体器件的方法的步骤的视图；

图15、图16、图17、图18、图19、图20、图21和图22是根据本发明构思的示例实施方式的用于制造半导体器件的方法的步骤的视图；

图23是根据本发明构思的示例实施方式的半导体器件的视图；

图24和图25是通过根据本发明构思的示例实施方式的制造半导体器件的方法制造的半导体器件的图示；

图26是包括根据本发明构思的示例实施方式的半导体器件的芯片上系统(SoC)系统的方框图；

图27是包括根据本发明构思的示例实施方式的半导体器件的电子系统的方框图；以及

图28、图29和图30是根据本发明构思的示例实施方式的半导体器件可 应用到其的半导体系统的视图。

具体实施方式

将参照附图详细描述本发明构思的示例实施方式。然而，本发明构思可以以各种不同的形式来实施，并且不应被解释为仅限于所示出的实施方式。除非另外地指出，相同的附图标记在整个附图和书面描述中表示相同的元件，因而可以不重复说明。在附图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。

如这里使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。

将理解，当一元件或层被称为在另一元件或层“上”，“连接到”、“联接到”或“相邻于”另一元件或层时，它可以直接在所述另一元件或层上、直接连接、联接到或相邻于所述另一元件或层，或者可以存在居间元件或层。

在下文，将参照附图描述根据本发明构思的示例实施方式的半导体器件以及制造该半导体器件的方法。

图1是根据本发明构思的示例实施方式的半导体器件的透视图，图2是根据本发明构思的示例实施方式的图1的半导体器件的沿线A-A和B-B截取的截面图。

参照图1和图2，根据本发明构思的示例实施方式的半导体器件1包括基板100、第一有源图案120、第二有源图案122、第一衬垫图案132、第二衬垫图案130和隔离图案152。半导体器件1可以在以下被称为存储器器件。

基板100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以包括不同类型的掺杂剂。在本发明构思的示例实施方式中，第一区域I可以包括N型金属氧化物半导体(NMOS)区域，第二区域II可以包括P型金属氧化物半导体(PMOS)区域。

在本发明构思的示例实施方式中，基板100可以包括块体硅或绝缘体上硅(SOI)。例如，基板100可以包括包含Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs或InP的半导体材料。在根据本发明构思的示例实施方式的存储器器件中，基板100以及第一有源图案120和第二有源图案122包括硅，但是本发明构思不限于此。

第一有源图案120形成为在第一区域I中从基板100突出。换言之，第 一有源图案120可以从基板100向外或向上突出。例如，第一有源图案120可以形成为在第一方向Z上从第一区域I突出并在交叉第一方向Z的第二方向Y上延伸。另一方面，第二有源图案122可以形成为在第二区域II中从基板100突出。换言之，第二有源图案220可以从基板100向外或向上突出。例如，第二有源图案122可以形成为在第一方向Z上从第二区域II突出并在交叉第一方向Z的第二方向Y上延伸。换言之，在根据本发明构思的示例实施方式的存储器器件中，第一有源图案120和第二有源图案122可以是鳍型有源图案或有源鳍。

图1示出第一有源图案120和第二有源图案122形成为在相同的方向上延伸，换言之在第二方向Y上延伸，但是本发明构思不限于此。例如，第一有源图案120可以形成为在第二方向Y上延伸，第二有源图案122可以形成为在交叉第二方向Y的第三方向X上延伸。在本发明构思的示例实施方式中，第一有源图案120和第二有源图案122可以是基板100的一部分，或者可以被包括在从基板100生长的外延层中。

第一衬垫图案132在第一区域I中沿基板100的上表面以及第一有源图案120的侧表面的一部分形成。另一方面，第二衬垫图案130在第二区域II中沿基板100的上表面以及第二有源图案122的侧表面的一部分形成。例如，第一有源图案120可以包括上部区域120a和下部区域120b。第一衬垫图案132可以形成在第一有源图案120的下部区域120b的侧表面上，并且第一衬垫图案132可以没有形成在第一有源图案120的上部区域120a的侧表面上。第二有源图案122可以包括上部区域122a和下部区域122b。此外，第二衬垫图案130可以形成在第二有源图案122的下部区域122b的侧表面上，第二衬垫图案130可以没有形成在第二有源图案122的上部区域122a的侧表面上。

第一衬垫图案132和第二衬垫图案130可以具有不同的极性。例如，第一衬垫图案132可以具有负极性，第二衬垫图案130可以具有正极性。另一方面，第一衬垫图案132可以包括氧化物，第二衬垫图案130可以包括氮化物。在本发明构思的示例实施方式中，第一衬垫图案132可以包括Al₂O₃、HfO₂或TaO。这些材料可以是带负电的。此外，在本发明构思的示例实施方式中，第二衬垫图案130可以包括SiN。此材料可以是带正电的。因为第一衬垫图案132和第二衬垫图案130包括具有不同极性的材料，所以它们具有 不同的极性。

在此实施方式中，第一有源图案120的上部区域120a的极性可以不同于第二衬垫图案130的极性。第二有源图案122的上部区域122a的极性可以不同于第一衬垫图案132的极性。另一方面，第一有源图案120的上部区域120a的极性可以不同于第二有源图案122的上部区域122a的极性。

例如，在第一区域I是NMOS区域并且第二区域II是PMOS区域的情形下，第一有源图案120的上部区域120a的极性可以是负极性，第二衬垫图案130的极性可以是正极性。此外，第二有源图案122的上部区域122a的极性可以是正极性，第一衬垫图案132的极性可以是负极性。在此情形下，第一有源图案120的下部区域120b的极性可以是正极性，第二有源图案122的下部区域122b的极性可以是负极性。利用根据本发明构思的示例实施方式的半导体器件1的上述结构，电荷迁移率可以通过抑制穿通现象而增大，从而不再需要离子注入或离子注入被保持为最低限度。此外，通过在根据本发明构思的示例实施方式的半导体器件1中形成具有窄宽度的鳍，可以实现高密度和高性能的器件。

隔离图案152形成在第一衬垫图案132和第二衬垫图案130上。在本发明构思的示例实施方式中，隔离图案152可以是浅沟槽隔离(STI)衬垫。在本发明构思的示例实施方式中，隔离图案152可以使用化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成在第一衬垫图案132和第二衬垫图案130上。

此外，根据本发明构思的示例实施方式的半导体器件1还可以包括虚设栅结构160。虚设栅结构160包括在第三方向X上延伸的虚设栅绝缘层162和虚设栅电极164。在本发明构思的示例实施方式中，虚设栅绝缘层162可以是硅氧化物层，并且虚设栅电极164可以包括多晶硅。在本发明构思的示例实施方式中，虚设栅结构160可以利用掩模图案166通过蚀刻工艺形成。虚设栅结构160可以被包括栅绝缘层和栅电极的栅结构置换。

图3是根据本发明构思的示例实施方式的半导体器件的透视图，图4是根据本发明构思的示例实施方式的图3的半导体器件的沿线A-A和B-B截取的截面图。

参照图3和图4，根据本发明构思的示例实施方式的半导体器件2包括基板100、第一有源图案120、第二有源图案122、第一衬垫图案132、第二 衬垫图案130和隔离图案152。

半导体器件2与半导体器件1的不同之处在于：第一衬垫图案132形成在第二区域II中的第二衬垫图案130上。

换言之，在第一区域I中，第一衬垫图案132可以形成在第一有源图案120的下部区域120b的侧表面上，第一衬垫图案132可以不形成在第一有源图案120的上部区域120a的侧表面上。另一方面，在第二区域II中，第二衬垫图案130和第一衬垫图案132可以形成在第二有源图案122的下部区域122b的侧表面上，第二衬垫图案130和第一衬垫图案132可以不形成在第二有源图案122的上部区域122a的侧表面上。

在此实施方式中，第一有源图案120的上部区域120a的极性可以不同于第二衬垫图案130的极性。第二有源图案122的上部区域122a的极性可以不同于第一衬垫图案132的极性，并可以与第二衬垫图案130的极性相同。另一方面，第一有源图案120的上部区域120a的极性可以不同于第二有源图案122的上部区域122a的极性。

例如，在第一区域I是NMOS区域并且第二区域II是PMOS区域的情形下，第一有源图案120的上部区域120a的极性可以是负极性，第二衬垫图案130的极性可以是正极性。此外，第二有源图案122的上部区域122a的极性可以是正极性，第一衬垫图案132的极性可以是负极性。在此情形下，第一有源图案120的下部区域120b的极性可以是正极性，第二有源图案122的下部区域122b的极性可以是负极性。

图5是根据本发明构思的示例实施方式的半导体器件的透视图，图6是根据本发明构思的示例实施方式的图5的半导体器件的沿线A-A和B-B截取的截面图。

参照图5和图6，根据本发明构思的示例实施方式的半导体器件3包括基板100、第一有源图案120、第二有源图案122、第一衬垫图案132、第二衬垫图案130、第三衬垫图案134和隔离图案152。

半导体器件3与半导体器件1和2的不同之处在于：第三衬垫图案134沿第一区域I中的基板100的上表面和第一有源图案120的侧表面的一部分形成。此外，半导体器件3与半导体器件1和2的不同之处在于：第二衬垫图案130沿第二区域II中的基板100的上表面和第二有源图案122的侧表面的一部分形成，第一衬垫图案132形成在第二区域II中的第二衬垫图案130 上，并且第三衬垫图案134形成在第二区域II中的第一衬垫图案132上。

换言之，在第一区域I中，第三衬垫图案134可以形成在第一有源图案120的下部区域120b的侧表面上，第三衬垫图案134可以不形成在第一有源图案120的上部区域120a的侧表面上。另一方面，在第二区域II中，第二衬垫图案130、第一衬垫图案132和第三衬垫图案134可以形成在第二有源图案122的下部区域122b的侧表面上，第二衬垫图案130、第一衬垫图案132和第三衬垫图案134可以不形成在第二有源图案122的上部区域122a的侧表面上。

在此实施方式中，第一有源图案120的上部区域120a的极性可以不同于第二衬垫图案130的极性。第二有源图案122的上部区域122a的极性可以不同于第一衬垫图案132和第三衬垫图案134的极性，并可以与第二衬垫图案132的极性相同。另一方面，第一有源图案120的上部区域120a的极性可以不同于第二有源图案122的上部区域122a的极性。

例如，在第一区域I是NMOS区域并且第二区域II是PMOS区域的情形下，第一有源图案120的上部区域120a的极性可以是负极性，第二衬垫图案130的极性可以是正极性。此外，第二有源图案122的上部区域122a的极性可以是正极性，第一衬垫图案132和第三衬垫图案134的极性可以是负极性。在此情形下，第一有源图案120的下部区域120b的极性可以是正极性，第二有源图案122的下部区域122b的极性可以是负极性。

图7至图14是根据本发明构思的示例实施方式的用于制造半导体器件的方法的步骤的视图。

参照图7，从基板100突出的第一有源图案120形成在基板100的第一区域I中，从基板100突出的第二有源图案122形成在基板100的第二区域II中。在本发明构思的示例实施方式中，第一区域I可以包括NMOS区域，第二区域II可以包括PMOS区域。

参照图8，在第一区域I和第二区域II中，第二衬垫图案130形成在基板100、第一有源图案120和第二有源图案122上。在本发明构思的示例实施方式中，第二衬垫图案130可以具有正极性。另一方面，在本发明构思的示例实施方式中，第二衬垫图案130可以包括氮化物，例如SiN。

参照图9和图10，第二衬垫图案130从第一区域I去除。在本发明构思的示例实施方式中，从第一区域I去除第二衬垫图案130的步骤可以包括： 在第二区域II中形成掩模图案140以及利用掩模图案140蚀刻第一区域I中的第二衬垫图案130。在利用掩模图案140蚀刻第一区域I中的第二衬垫图案130之后，掩模图案140可以被去除。

在本发明构思的示例实施方式中，第一区域I的第二衬垫图案130可以使用干法蚀刻去除。干法蚀刻可以使用反应离子蚀刻(RIE)工艺进行。作为干法蚀刻的示例，第一区域I中的第二衬垫图案130可以使用包括氧作为蚀刻气体的混合气体去除。除了氧之外，用作蚀刻气体的混合气体还可以包括氯。此外，混合气体还可以包括氦。作为干法蚀刻的另一示例，第一区域I中的第二衬垫图案130可以使用包括氮和氢的混合气体去除。此外，在本发明构思的示例实施方式中，第一区域I中的第二衬垫图案130可以使用湿法蚀刻去除。

参照图11，第一衬垫图案132形成在第一区域I中的基板100和第一有源图案120上以及在第二区域II中的第二衬垫图案130上。在本发明构思的示例实施方式中，第一衬垫图案132可以具有负极性。另一方面，在本发明构思的示例实施方式中，第一衬垫图案132可以包括Al₂O₃、HfO₂或TaO。

结果，第一衬垫图案132形成在第一区域I中，第一衬垫图案132和第二衬垫图案130形成在第二区域II中。此后，隔离图案150形成在第一区域I中的第一衬垫图案132和第二区域II中的第一衬垫图案132上。

在另一个实施方式中，第一衬垫图案132可以形成在第一区域I中的基板100和第一有源图案120上，而不形成在第二区域II中。在此情况下，隔离图案150形成在第一区域I中的第一衬垫图案132和第二区域II中的第二衬垫图案130上。

参照图12，第一有源图案120通过使隔离图案150凹进而暴露，以形成隔离图案152。通过使隔离图案150凹进而使第一有源图案120暴露的步骤可以包括：通过使隔离图案150凹进而去除形成在第一区域I中的第一衬垫图案132的部分并暴露第一有源图案120的上表面和部分侧表面。

另一方面，在此实施方式中，当通过使隔离图案150凹进而去除形成在第一区域I中的第一衬垫图案132的该部分时，可以去除形成在第二区域II中的第一衬垫图案132的部分。图12示出在使隔离图案150凹进之后第一衬垫图案132的一部分保留在第二区域II中。然而，在本发明构思的示例实施方式中，在使隔离图案150凹进之后，第二区域II中的第一衬垫图案132 可以被完全地去除。

以上述方式，第一衬垫图案132可以在第一区域I中沿基板100的上表面和第一有源图案120的部分侧表面形成。

参照图13，在通过使隔离图案150凹进而去除形成在第一区域I中的部分第一衬垫图案132和形成在第二区域II中的部分第一衬垫图案132之后，去除形成在第二区域II中的第二衬垫图案130的一部分。例如，第二衬垫图案130的覆盖第二有源图案122的突出部分的部分被去除。因此，第二有源图案122的上表面和部分侧表面暴露。

以上述方式，第二衬垫图案130可以在第二区域II中沿基板100的上表面和第二有源图案122的部分侧表面形成。

在另一实施方式中，在第一衬垫图案132仅形成在第一区域I中而没有形成在第二区域II中的情形下，第一有源图案120和第二有源图案122可以通过使隔离图案150凹进并分别去除形成在第一有源图案120上的第一衬垫图案132的部分和形成在第二有源图案122上的第二衬垫图案130的部分而暴露。

参照图14，包括虚设栅绝缘层162和虚设栅电极164的虚设栅结构160可以形成在暴露的第一有源图案120和第二有源图案122上。在随后的工艺中，虚设栅结构160可以被包括栅绝缘层和栅电极的栅结构置换。掩模图案166可以用于形成虚设栅结构160。

在此实施方式中，第一衬垫图案132可以形成在第一区域I中的第一有源图案120的下部区域120b的侧表面上，并且第一衬垫图案132可以不形成在第一区域I中的第一有源图案120的上部区域120a的侧表面上。此外，第二衬垫图案130和第一衬垫图案132可以形成在在第二区域II中的第二有源图案122的下部区域122b的侧表面上，并且第二衬垫图案130和第一衬垫图案132可以不形成在第二区域II中的第二有源图案122的上部区域122a的侧表面上。

另一方面，在本发明构思的示例实施方式中，如果第二区域II中的第一衬垫图案132在使隔离图案150凹进之后被完全去除，则第二衬垫图案130可以形成在第二有源图案122的下部区域122b的侧表面上，并且第二衬垫图案130可以不形成在第二有源图案122的上部区域122a的侧表面上。

在此实施方式中，第一有源图案120的上部区域120a的极性可以不同 于第二衬垫图案130的极性。第二有源图案122的上部区域122a的极性可以不同于第一衬垫图案132的极性，并可以与第二衬垫图案130的极性相同。另一方面，第一有源图案120的上部区域120a的极性可以不同于第二有源图案122的上部区域122a的极性。

图15至图22是根据本发明构思的示例实施方式的用于制造半导体器件的方法的步骤的视图。

参照图15，在第一区域I和第二区域II中，第二衬垫图案130和第一衬垫图案132形成在基板100、第一有源图案120和第二有源图案122上。在本发明构思的示例实施方式中，第二衬垫图案130可以具有正极性。另一方面，在本发明构思的示例实施方式中，第二衬垫图案130可以包括氮化物，例如SiN。此外，在本发明构思的示例实施方式中，第一衬垫图案132可以具有负极性。另一方面，在本发明构思的示例实施方式中，第一衬垫图案132可以包括氧化物，例如Al₂O₃、HfO₂或TaO。

参照图16和图17，第一衬垫图案132从第一区域I去除。在本发明构思的示例实施方式中，从第一区域I去除第一衬垫图案132的步骤可以包括：在第二区域II中形成掩模图案140以及利用掩模图案140蚀刻第一区域I的第一衬垫图案132。

然后，参照图17和图18，在第一衬垫图案132从第一区域I去除之后，第二衬垫图案130从第一区域I去除。在本发明构思的示例实施方式中，从第一区域I去除第二衬垫图案130的步骤可以包括：使用第二区域II中的掩模图案140蚀刻第一区域I中的第二衬垫图案130。在使用掩模图案140蚀刻第一区域I中的第二衬垫图案130之后，掩模图案140也可以被去除。

在本发明构思的示例实施方式中，第一区域I中的第一衬垫图案132和第二衬垫图案130可以利用包括反应离子蚀刻(RIE)工艺的干法蚀刻或湿法蚀刻去除。

参照图19，第三衬垫图案134形成在第一区域I中的基板100和第一有源图案120上以及第二区域II中的第一衬垫图案132上。在本发明构思的示例实施方式中，第三衬垫图案134可以具有负极性。另一方面，在本发明构思的示例实施方式中，第三衬垫图案134可以包括Al₂O₃、HfO₂或TaO。

结果，第三衬垫图案134形成在第一区域I中，第一衬垫图案132、第二衬垫图案130和第三衬垫图案134形成在第二区域II中。此后，隔离图案 150形成在第一区域I中的第三衬垫图案134和第二区域II中的第三衬垫图案134上。

参照图20，第一有源图案120通过使隔离图案150凹进而暴露，以形成隔离图案152。通过使隔离图案150凹进而暴露第一有源图案120的步骤可以包括：通过使隔离图案150凹进而去除形成在第一区域I中的第三衬垫图案134的一部分并暴露第一有源图案120的上表面和部分侧表面。

另一方面，在此实施方式中，在通过使隔离图案150凹进而去除形成在第一区域I中的第三衬垫图案134的部分时，可以去除形成在第二区域II中的第三衬垫图案134的部分和第一衬垫图案132的部分。图20示出在使隔离图案150凹进之后部分第三衬垫图案134和部分第一衬垫图案132保留在第二区域II中。然而，在本发明构思的示例实施方式中，在使隔离图案150凹进之后，可以完全地去除第二区域II中的第三衬垫图案134和第一衬垫图案132。

以上述方式，第三衬垫图案134可以在第一区域I中沿基板100的上表面和第一有源图案120的部分侧表面形成。

在另一个实施方式中，第三衬垫图案134可以仅形成在第一区域I中的基板100和第一有源图案120上，而不形成在第二区域II中。在此情况下，隔离图案150可以形成在第一区域I中的第三衬垫图案134和第二区域II中的第一衬垫图案132上。

参照图21，在通过使隔离图案150凹进而去除形成在第一区域I中的部分第三衬垫图案134以及形成在第二区域II中的部分第三衬垫图案134和部分第一衬垫图案132之后，去除形成在第二区域II中的第二衬垫图案130的一部分。因此，第二有源图案122的上表面和部分侧表面被暴露。例如，第二衬垫图案130的覆盖第二有源图案122的突出部分的部分被去除以暴露第二有源图案122的上表面和部分侧表面。

以上述方式，第二衬垫图案130可以在第二区域II中沿基板100的上表面和第二有源图案122的部分侧表面形成。

参照图22，包括虚设栅绝缘层162和虚设栅电极164的虚设栅结构160可以形成在暴露的第一有源图案120和暴露的第二有源图案122上。在随后的工艺中，虚设栅结构160可以被包括栅绝缘层和栅电极的栅结构置换。掩模图案166可以用于形成虚设栅结构160。

在此实施方式中，第三衬垫图案134可以形成在第一区域I中的第一有源图案120的下部区域120b的侧表面上，并且第三衬垫图案134可以不形成在第一区域I中的第一有源图案120的上部区域120a的侧表面上。此外，第二衬垫图案130、第一衬垫图案132和第三衬垫图案134可以形成在第二区域II中的第二有源图案122的下部区域122b的侧表面上，第二衬垫图案130、第一衬垫图案132和第三衬垫图案134可以不形成在第二区域II中的第二有源图案122的上部区域122a的侧表面上。

另一方面，在本发明构思的示例实施方式中，如果第二区域II中的第三衬垫图案134和第一衬垫图案132在使隔离图案150凹进之后被完全去除，第二衬垫图案130可以形成在第二有源图案122的下部区域122b的侧表面上，并且第二衬垫图案130可以不形成在第二有源图案122的上部区域122a的侧表面上。

在此实施方式中，第一有源图案120的上部区域120a的极性可以不同于第二衬垫图案130的极性。第二有源图案122的上部区域122a的极性可以不同于第三衬垫图案134的极性，并可以与第二衬垫图案130的极性相同。另一方面，第一有源图案120的上部区域120a的极性可以不同于第二有源图案122的上部区域122a的极性。

图23是根据本发明构思的示例实施方式的半导体器件的视图。

在根据本发明构思的示例实施方式的半导体器件1、2或3中，在第一区域I是NMOS区域并且第二区域II是PMOS区域的情形下，第一有源图案220的上部区域250的极性可以是负极性，第二衬垫图案202的极性可以是正极性。此外，第二有源图案222的上部区域252的极性可以是正极性，第一衬垫图案200的极性可以是负极性。在此情形下，第一有源图案220的下部区域240的极性可以变成正极性，第二有源图案222的下部区域242的极性可以变成负极性。通过这样的结构，电荷迁移率可以通过抑制穿通现象而增大，从而不需要离子注入或离子注入被保持在最低限度。此外，通过在根据本发明构思的示例实施方式的半导体器件1、2或3中形成具有窄的宽度的鳍，可以实现高密度和高性能的器件。

图24和图25是通过根据本发明构思的示例实施方式的制造半导体器件的方法制造的半导体器件的图示。在下文，将关于此实施方式和上述实施方式之间的差异进行说明。

首先，参照图24，通过根据本发明构思的示例实施方式的制造半导体器件的方法制造的半导体器件13可以包括逻辑区域(LOGIC)410和静态随机存取存储器(SRAM)形成区域420。第十一晶体管411可以布置在逻辑区域410中，第十二晶体管421可以布置在SRAM形成区域420中。第十一晶体管411和第十二晶体管421可以是finFET。

接着，参照图25，通过根据本发明构思的示例实施方式的制造半导体器件的方法制造的半导体器件14可以包括逻辑区域410、以及彼此不同的第十三晶体管412和第十四晶体管422。第十三晶体管412和第十四晶体管422可以布置在逻辑区域410中。第十三晶体管412和第十四晶体管422可以是finFET。另一方面，彼此不同的第十三晶体管412和第十四晶体管422也可以布置在半导体器件14的SRAM形成区域中。图24和图25示出并描述了逻辑区域410和SRAM形成区域420，但是本发明构思不限于此。例如，本发明构思可以应用于其中形成存储器(例如，动态随机存取存储器(DRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)和相变随机存取存储器(PRAM))的其它区域。

图26是包括根据本发明构思的示例实施方式的半导体器件的系统芯片(SoC)系统的方框图。

参照图26，SoC系统1000包括应用处理器1001和DRAM 1060。

应用处理器1001可以包括中央处理器(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。

中央处理器1010可以进行操作以驱动SoC系统1000。在本发明构思的示例实施方式中，中央处理器1010可以配置为包括多个核的多核环境。

当SoC系统1000执行各种多媒体功能时，可以使用多媒体系统1020。多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、照相机系统和后处理器。

在中央处理器1010、多媒体系统1020、存储器系统1040和外围电路1050进行彼此的数据通信时可以使用总线1030。在本发明构思的示例实施方式中，总线1030的示例可以包括多层高级高性能总线(AHB)和多层高级可扩展接口(AXI)，但是本发明构思不限于此。

存储器系统1040可以提供当应用处理器1001连接到外部存储器(例如，DRAM 1060)时所使用的环境，以进行高速操作。在本发明构思的示例实施 方式中，存储器系统1040可以包括用于控制外部存储器(例如，DRAM 1060)的单独的控制器(例如，DRAM控制器)。

外围电路1050可以提供当SoC系统1000连接到外部装置(例如，主板)时所使用的环境。因此，外围电路1050可以提供有用于使外部装置与该外部装置所连接到的SoC系统1000兼容的各种接口。

DRAM 1060可以用作当应用处理器1001操作时所使用的操作存储器。在本发明构思的示例实施方式中，DRAM 1060可以布置在应用处理器1001的外面，如图26所示。例如，DRAM 1060和应用处理器1001可以以层叠封装(PoP)的形式封装。

SoC系统1000的各元件中的至少一个可以包括根据本发明构思的示例实施方式的半导体器件中的任一个。

图27是包括根据本发明构思的示例实施方式的半导体器件的电子系统的方框图。

参照图27，根据本发明构思的示例实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器1130和/或接口1140可以通过总线1150彼此联接。总线1150对应于数据通过其传送的路径或多个路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器或能够执行与微处理器、数字信号处理器或微控制器类似的功能的逻辑元件。I/O器件1120可以包括键区、键盘和显示装置。存储器1130可以存储数据和/或命令。接口1140可以向通信网络传送数据或从通信网络接收数据。接口1140可以是有线类型或无线类型的。例如，接口1140可以包括天线或有线/无线收发器。

电子系统1100还可以包括高速DRAM和/或SRAM作为用于控制器1110的操作的操作存储器。在此情形下，作为操作存储器，可以使用根据本发明构思的示例实施方式中的半导体器件1至3中的任一个。此外，根据本发明构思的示例实施方式的半导体器件1至3中的任一个可以被提供在存储器1130中，或可以被提供作为控制器1110或I/O器件1120的一部分。

电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收信息的所有电子设备。

图28至图30是根据本发明构思的示例实施方式的半导体器件可应用到其的半导体系统的视图。

图28示出平板PC 1200，图29示出笔记本电脑1300，图30示出智能手机1400。根据本发明构思的示例实施方式的半导体器件1至3中的至少一个可以用于平板PC 1200、笔记本电脑1300或智能手机1400中。

此外，将理解，根据本发明构思的示例实施方式的半导体器件可以应用于其它集成电路器件。换言之，虽然已经示出平板PC 1200、笔记本电脑1300和智能手机1400作为根据本发明的示例实施方式的半导体器件可应用到其的半导体系统的示例，但是本发明构思不限于此。在本发明构思的示例实施方式中，半导体系统可以被实现为计算机、超级移动PC(UMPC)、工作站、上网本、PDA、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字照相机、3D电视机、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机或数字视频播放器。

根据本发明构思的示例实施方式的制造半导体器件的方法可以抑制体finFET(bulk finFET)的穿通现象，从而不进行或最小化离子注入。

虽然已经参照本发明构思的示例实施方式具体示出并描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种变化而没有脱离本发明构思的精神和范围，本发明构思的范围由权利要求书限定。