半导体测试结构及其形成方法以及测试方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体测试结构及其形成方法以及测试方法。

背景技术：

为保证半导体器件的质量，在器件制作过程中需要对制备的晶圆进行各种测试，例如，包括前端工艺中的测试以及后端工艺中的测试。

在前端工艺中通常需要进行pid(plasmainduceddamage，等离子体损伤)测试。在前端工艺中的各种制作工艺，例如离子注入、干法刻蚀、化学气相沉积工艺以及去除光刻胶工艺中，一般会采用等离子体(plasma)进行处理。等离子体处理过程中会在衬底或半导体结构表面或内部引入等离子体电荷，而等离子体电荷在半导体结构表面或内部积聚到一定量时，会产生放电现象而产生等离子体电流，所述等离子体电流会击穿形成于衬底表面或内部的半导体器件，例如mos晶体管中的栅氧化层、层间介质层、或者金属层，使得半导体器件的可靠性下降，即引起等离子体损伤，所述等离子体损伤又称为天线效应(antennaeffect)。因此，判断等离子体损伤来源于哪一步工艺，并进而避免等离子损伤成为了解决等离子体损伤问题的关键。

在后端工艺中通常需要进行ild(interlayerdielectric)测试。所述ild测试包括同层金属线的电性测试、不同层金属线的电性测试、以及金属层间介质层(imd，intermetaldielectric)的电性测试。

现有技术中芯片结构通常包括多层器件层，因此半导体器件制造过程中所需的测试结构较多，晶圆的切割道上难以承载过多的测试结构。

为此，亟需提供一种既能够在用于前端工艺测试又能用于后端工艺测试的测试结构。

技术实现要素：

本发明解决的问题是提供一种半导体测试结构及其形成方法以及测试方 法，使得所述半导体测试结构既能应用于前端工艺测试还能应用于后端工艺测试，所述半导体测试结构满足不同的测试需求，从而减少了晶圆上所需的半导体测试结构数量。

为解决上述问题，本发明提供一种半导体测试结构，包括：衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。

可选的，所述半导体测试结构还包括：第一测试垫，所述第一测试垫与所述阱区电连接；第二测试垫，所述第二测试垫与所述源区电连接；第三测试垫，所述第三测试垫与所述漏区电连接。

可选的，所述半导体测试结构还包括：与所述阱区电连接的第一顶层连接层，所述第一顶层连接层与第一测试垫电连接；与所述源区电连接的第二顶层连接层，所述第二顶层连接层与所述第二测试垫电连接；与所述漏区电连接的第三顶层连接层，所述第三顶层连接层与所述第三测试垫电连接。

可选的，所述半导体测试结构还包括：位于所述栅极结构阵列上方的互连结构，所述互连结构包括若干层层叠设置的导电层，其中，所述栅极结构阵列中的每一栅极结构至少通过一层导电层与一层天线结构电连接。

可选的，所述半导体测试结构还包括：第四测试垫，所述第四测试垫与所述导电层电连接，且不同层的所述导电层与不同的第四测试垫电连接。

可选的，同层的所述导电层包括分立的子导电层，所述互连结构还包括：位于相邻层子导电层之间的导电插塞，所述导电插塞用于实现相邻层子导电层之间的电连接。

可选的，所述半导体测试结构还包括：若干互连线，其中，所述互连线用于所述导电层与所述天线结构之间的电连接。

可选的，所述天线结构的形状为矩形。

可选的，所述天线结构的形状为梳状结构，包括梳柄部以及与所述梳柄部相连的分立的梳齿部。

可选的，同层的所述天线结构包括第一梳状结构以及与所述第一梳状结构相对设置的第二梳状结构，所述第一梳状结构与第二梳状结构相互绝缘，其中，第一梳状结构包括第一梳柄部以及与所述第一梳柄部相连的分立的第一梳齿部，第二梳状结构包括第二梳柄部以及与所述第二梳柄部相连的分立的第二梳齿部，所述第一梳齿部与第二梳齿部间隔相嵌分布，且同层的第一梳状结构以及第二梳状结构分别与栅极结构阵列中的不同栅极结构电连接。

可选的，不同层的所述天线结构中，包括通过天线插塞电连接的若干层天线结构，且所述电连接的若干层天线结构与同一栅极结构电连接。

可选的，不同层的所述天线结构中，包括通过天线插塞电连接的n层天线结构，且所述电连接的n层天线结构与同一栅极结构电连接，其中，n大于等于2。

可选的，同层的所述天线接结构包括第一梳状结构以及与所述第一梳状结构相对设置的第二梳状结构时，所述天线插塞电连接不同层天线结构的第一梳齿部；或者，所述天线插塞电连接不同层天线结构的第二梳齿部。

可选的，所述天线结构的材料为多晶硅或金属。

本发明还提供一种半导体测试结构的形成方法，包括：提供衬底，所述衬底内形成有阱区；在所述衬底内的阱区上形成栅极结构阵列；在所述栅极结构阵列中的各栅极结构一侧的阱区内形成源区，在所述栅极结构阵列中的各栅极结构另一侧的阱区内形成漏区；形成若干层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；在所述天线结构之间形成介质层，所述介质层用于相邻天线结构之间的电绝缘。

本发明还提供一种测试方法，包括：提供前述的半导体测试结构；对栅极结构阵列中的至少一个栅极结构施加第一偏压，使所述源区、漏区以及阱区均接地，获取所述栅极结构的栅极电流；对栅极结构阵列中的至少一个栅极结构施加第二偏压，对所述漏区施加第三偏压，使所述源区和阱区均接地，获取所述栅极结构的阈值电压；对所述层叠设置的天线结构中的任两个天线 结构施加第四偏压，获取所述两个天线结构之间的击穿电压。

可选的，所述测试方法包括：对所述层叠设置的天线结构中的相邻层天线结构施加第四偏压，获取所述相邻层天线结构之间的击穿电压。

可选的，获取所述相邻层天线结构之间的击穿电压的方法包括：对与所述相邻层天线结构电连接的两个栅极结构施加第四偏压；改变所述第四偏压的大小直至所述天线结构发生击穿，发生击穿时的第四偏压为击穿电压。

可选的，所述测试方法还包括：同层的所述天线结构包括第一梳状结构以及与所述第一梳状结构相对的第二梳状结构；对所述同层的第一梳状结构与第二梳状结构施加第四偏压；获取同层的第一梳状结构与第二梳状结构之间的击穿电压。

可选的，所述测试方法还包括：不同层的所述天线结构中，包括通过天线插塞电连接的若干层天线结构，且所述电连接的若干层天线结构与同一栅极结构电连接；对与所述天线插塞电连接的天线结构、以及与所述天线插塞电绝缘的相邻天线结构施加第四偏压，获取所述两个天线结构之间的击穿电压。

可选的，获取所述栅极结构的栅极电流过程中，所述第四测试垫接第一偏压，所述第一测试垫、第二测试垫和第三测试垫接地；获取所述栅极结构的阈值电压的过程中，所述第四测试垫接第二偏压，所述第三测试垫接第三偏压，所述第一测试垫和第二测试垫接地。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体测试结构的技术方案中，包括若干层层叠设置的天线结构，栅极结构阵列中的每一栅极结构至少与一层天线结构电连接。在前端工艺过程中，所述天线结构收集工艺过程中的等离子体电荷，因此所述天线结构能够应用于检测与所述天线结构相连的栅极结构受到的工艺损伤；在后端工艺过程中，通过向至少两个天线结构施加偏压，能够获取所述两个天线结构之间的击穿电压，进而获取两个天线结构之间的介质层受到的工艺损伤程度。因此，本发明提供的半导体测试结构既能应用于前端工艺检测还能应用于后端工艺检测，减少了半导体生产过程中所需的测试结构数量。

进一步，所述半导体测试结构还包括，与阱区电连接的第一测试垫，因此能够通过向第一测试垫施加偏压的方式向阱区施加偏压；与源区电连接的第二测试垫，通过向第二测试垫施加偏压的方式向源区施加偏压；与漏区电连接的第三测试垫，通过向第三测试垫施加偏压的方式向漏区施加偏压。

进一步，所述天线结构为矩形，通过向相邻层天线结构施加偏压获取击穿电压，可以获取形成天线结构的沉积工艺对相邻层天线结构之间介质层造成的工艺损伤程度。

进一步，所述天线结构的形状为梳状结构，通过向相邻层天线结构施加偏压获取击穿电压，可以获取形成天线结构的沉积工艺以及刻蚀工艺对相邻层天线结构之间介质层造成的工艺损伤程度。

进一步，同层的所述天线结构包括相互电绝缘的第一梳状结构和第二梳状结构，通过向同层的第一梳状结构和第二梳状结构施加偏压获取击穿电压，可以获取形成同层天线结构的沉积工艺以及刻蚀工艺对同层天线结构之间介质层造成的工艺损伤程度。

更进一步，不同层的天线结构中，还包括通过天线插塞电连接的n层天线结构，通过向与所述天线插塞电连接的天线结构、以及与所述天线插塞电绝缘的天线结构施加偏压获取击穿电压，可以获取形成天线插塞的刻蚀工艺对介质层造成的损伤程度。

本发明提供的测试方法的技术方案中，通过获取栅极结构的栅极电流和阈值电压，能够获取等离子体工艺对栅极结构造成的损伤程度；并且，通过对层叠设置的天线结构中的任两个天线结构施加第四偏压，获取两个天线结构之间的击穿电压，可以获取工艺对两个天线结构之间的介质层造成的损伤程度。因此，本发明提供的测试方法既可以测试前端工艺还可以测试后端工艺。

附图说明

图1至图3为本发明实施例提供的半导体测试结构的结构示意图；

图4为本发明一实施例提供的图1中区域a的俯视示意图；

图5为图4中沿aa1方向的剖面结构示意图；

图6为本发明另一实施例提供的图1中区域a的俯视示意图；

图7为图6中沿bb1方向的剖面结构示意图；

图8为本发明又一实施例提供的图1中区域a的俯视示意图；

图9为图8中沿cc1方向的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术半导体器件制造过程中所需的测试结构较多，晶圆的切割道上难以承载过多的测试结构。

为了进行pid测试通常需要在晶圆的切割道设置pid测试结构，为了进行ild测试需要在晶圆的切割道设置ild测试结构，且晶圆中设置pid测试结构的数量依据晶圆中芯片结构所包含的器件层的数量、以及每一器件层包含的场效应管的种类来确定，设置ild测试结构的数量则依据晶圆中芯片结构所包含的器件层的数量来确定。为完成pid测试和ild测试，半导体器件制造过程中所需的测试结构较多，晶圆的切割道上难以承载过多的测试结构。

为解决上述问题，本发明提供一种半导体测试结构，包括，衬底，所述衬底内具有阱区；位于所述衬底内的阱区上的栅极结构阵列，所述栅极结构阵列中的各栅极结构一侧的阱区内具有源区，所述栅极结构阵列中的各栅极结构另一侧的阱区内具有漏区；若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；位于所述若干层层叠设置的天线结构之间的介质层，所述介质层用于相邻天线结构之间的电绝缘。

在前端工艺过程中，所述天线结构收集工艺过程中的等离子体电荷，因此所述天线结构能够应用于检测与所述天线结构相连的栅极结构受到的工艺损伤；在后端工艺过程中，通过向至少两个天线结构施加偏压，能够获取所述两个天线结构之间的击穿电压，进而获取两个天线结构之间的介质层受到的工艺损伤程度。因此，本发明提供的半导体测试结构既能应用于前端工艺检测还能应用于后端工艺检测，减少了半导体生产过程中所需的测试结构数 量。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图3为本发明实施例提供的半导体测试结构的结构示意图。

其中，图1为本实施例提供的半导体测试结构的俯视示意图，图2为图1中沿xx1方向的剖面结构示意图，图3为图1中沿yy1方向的剖面结构示意图。需要说明的是，为了便于图示和说明，图2和图3中未全部示出图1中剖面的所有特征。

参考图1至图3，所述半导体测试结构包括：

衬底200，所述衬底200内具有阱区201；

位于所述衬底200内的阱区201表面的栅极结构阵列，所述栅极结构阵列中的各栅极结构202一侧的阱区201内具有源区(未标示)，所述栅极结构阵列中的各栅极结构202另一侧的阱区201内具有漏区(未标示)；

若干层层叠设置的天线结构203，其中，所述栅极结构阵列中的每一栅极结构202至少与一层天线结构203电连接；

位于所述若干层层叠设置的天线结构203之间的介质层204，所述介质层204用于相邻天线结构203之间的电绝缘。

以下将结合附图对本实施例提供的半导体测试结构进行详细说明。

所述衬底200为用于形成芯片或半导体器件的晶圆，所述衬底200包括若干芯片区(die)以及位于相邻芯片区之间的切割道区。本实施例中，所述天线结构203位于衬底200的切割道区域内。所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。所述衬底200还可以为绝缘体上的硅衬底。

所述阱区201表面用于设置栅极结构阵列，所述阱区201内掺杂有p型离子或n型离子，并且所述阱区201内的掺杂离子类型与栅极结构202两侧的源区或漏区的掺杂离子类型相反。在一实施例中，所述阱区201的掺杂离子为p型离子，所述源区和漏区的掺杂离子为n型离子；在另一实施例中， 所述阱区201的掺杂离子为n型离子，所述源区和漏区的掺杂离子为p型离子。

本实施例中，所述栅极结构阵列中的各栅极结构202平行排列，且所述栅极结构202投影于衬底200表面的图形为条状图形。本实施例中，所述半导体测试结构能够用于检测多个栅极结构202中的等离子体损伤情况，所述栅极结构阵列中的栅极结构202的数量为1～19个，为了便于图示和说明，图1中示出了4个栅极结构202作为示例。

为了更有效的利用衬底200的空间，相邻栅极结构202之间共用源区或漏区，每一栅极结构202与其两侧的源区和漏区之间构成晶体管。本实施例中，所述栅极结构包括，栅介质层以及位于栅介质层顶部表面的栅电极层。在其他实施例中，所述栅极结构还可以包括位于栅介质层侧壁表面以及栅电极层侧壁表面的侧墙。

本实施例中，为了便于向所述栅极结构202、阱区201、源区和漏区施加偏压，所述半导体测试结构还包括：第一测试垫211，所述第一测试垫211与所述阱区201电连接；第二测试垫212，所述第二测试垫212与所述源区电连接；第三测试垫213，所述第三测试垫213与所述漏区电连接。在测试过程中，通过向第一测试垫211施加偏压的方式向阱区201施加偏压，通过向第二测试垫212施加偏压的方式向源区施加偏压，通过向第三测试垫213施加偏压的方式向漏区施加偏压。

所述半导体测试结构还包括：与所述阱区201电连接的第一顶层连接层221，所述第一顶层连接层221与所述第一测试垫211电连接；与所述源区电连接的第二顶层连接层222，所述第二顶层连接层222与所述第二测试垫212电连接；与所述漏区电连接的第三顶层连接层223，所述第三顶层连接层223与所述第三测试垫213电连接。所述第一顶层连接层221、第二顶层连接层222以及第三顶层连接层223处于同层。具体的，所述阱区201与第一顶层连接层221通过第一插塞231实现电连接；所述源区与第二顶层连接层222通过第二插塞232实现电连接；所述漏区与第三顶层连接层223通过第三插塞233实现电连接。

本实施例中，所述各栅极结构202两侧的若干源区与第二顶层连接层222电连接，使得所述各栅极结构202两侧的若干源区与同一个第二测试垫212电连接；所述各栅极结构202两侧的若干漏区与第三顶层连接层223电连接，使得各栅极结构202两侧的若干漏区与同一个第三测试垫213电连接。

所述半导体测试结构还包括：位于所述栅极结构阵列上方的互连结构，所述互连结构包括若干层层叠设置的导电层301，其中，所述栅极结构阵列中的每一栅极结构202至少通过一层导电层301与一层天线结构电连接。

所述互连结构中导电层301的层数根据需要检测的栅极结构阵列中栅极结构202的数量确定，所述导电层301的层数至少等于栅极结构阵列中栅极结构202的数量。本实施例中，所述导电层301的形状为条状。同层的所述导电层301包括分立的子导电层，其中，所述分立的子导电层的排列方向与所述栅极结构202的排列方向相同，且所述子导电层的形状为条状。所述子导电层相互分立，每一栅极结构202至少与一层导电层301中的子导电层相连，从而使得各栅极结构202之间不会发生电连接。

所述半导体测试结构还包括，位于栅极结构202顶部表面的栅极插塞302，通过所述栅极插塞302与所述导电层301电连接。

所述互连结构还包括：位于相邻子导电层之间的导电插塞303，所述导电插塞303用于实现相邻层子导电层之间的电连接。从而使得每一栅极结构202与不同层导电层301中的子导电层电连接。以下将以栅极结构阵列包括第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构为例进行说明，所述互连结构包括由下至上的第一层导电层、第二层导电层、第三层导电层和第四层导电层，其中，每一层导电层中包括4个分立的子导电层，为第一子导电层、第二子导电层、第三子导电层和第四子导电层，所述栅极结构202与导电层301的连接方式如下：

第一栅极结构通过栅极插塞与第一层导电层中的第一子导电层电连接；第二栅极结构通过栅极插塞与第二层导电层中的第二子导电层电连接，且第二栅极结构与第二层导电层中的第二子导电层的连接路径包括：栅极插塞、第一层导电层中的第二子导电层、位于第一层导电层中的第二子导电层表面 的导电插塞与第二层导电层中的第二子导电层电连接；依次的，第四栅极结构通过栅极插塞与第四层导电层中第四子导电层电连接，且第四栅极结构与第四层导电层中的第四子导电层的连接路径包括：栅极插塞、第一层导电层中的第四子导电层、位于第一层导电层中的第四子导电层表面的导电插塞、第二导电层中的第四子导电层、位于第二导电层中的第四子导电层表面的导电插塞、第三导电层中的第四子导电层、以及位于第三导电层中的第四子导电层表面的导电插塞。

所述互连结构还包括：位于相邻导电层301之间的绝缘层312，所述绝缘层312用于相邻导电层301之间的电绝缘。

所述半导体测试结构还包括：第四测试垫214，所述第四测试垫214与所述导电层301电连接，且不同层的所述导电层301与不同的第四测试垫214电连接。后续在对所述半导体测试结构进行测试的过程中，通过向所述第四测试垫214施加偏压的方式向相应的栅极结构202施加偏压。

所述互连结构还包括，位于相邻导电层301之间的绝缘层312，所述绝缘层312用于相邻导电层301之间的电绝缘。所述绝缘层312的材料为氧化硅、氮化硅或氮氧化硅。

所述半导体测试结构还包括：若干互连线401，所述互连线401用于实现所述导电层301与所述天线结构203之间的电连接。

本实施例中，所述若干互连线401平行排列，且每一互连线401至少与一层导电层301电连接，且每一互连线401还至少与一层天线结构203电连接，从而使得每一栅极结构201相应与一层天线结构203电连接。

所述天线结构203的材料为多晶硅或金属，例如为铜、铝或钨。在前端工艺过程中，所述天线结构203用于收集工艺过程中的等离子体电荷，通过测试与天线结构203电连接的栅极结构202对应晶体管的阈值电压和栅极电流，并将测得的阈值电压或栅极电流与标准值进行比较，即能够获得对应的工艺过程受到的等离子体损伤程度。本实施例中，包括若干层层叠设置的天线结构203，则每一层天线结构203能够吸收某一工艺过程中的等离子体电荷，从而能够使每一栅极结构202以及与所述栅极结构202电连接的天线结构构 成独立的等离子体检测结构，所述等离子体检测结构能够用于检测对应工艺过程中等离子体损伤程度。

在后端工艺过程，还能够通过检测不同天线结构203之间的击穿电压，获取工艺对不同天线结构203之间的介质层204造成的损伤。

以下将结合附图对本实施例提供的天线结构203进行详细说明，以所述天线结构203的层数为6层作为示例。

图4为一实施例提供的图1中区域a的俯视示意图，图5为图4中沿aa1方向的剖面结构示意图。

参考图4及图5，所述天线结构203的形状为矩形。所述每一层天线结构203通过一层导电层与相应的一个第四测试垫214(参考图1)电连接。

在一实施例中，相邻层天线结构203之间电绝缘，具体的，通过介质层204实现相邻层天线结构203之间的电绝缘。在对所述半导体测试结构进行测试时，通过向相邻层天线结构203施加偏压，获取相邻层天线结构203之间的击穿电压，从而获取工艺对相邻层天线结构203之间的介质层204造成的损伤程度。或者，通过向任一两个天线结构203施加偏压，获取所述两个天线结构203之间的击穿电压，从而获取工艺对所述两个天线结构203之间的介质层204造成的损伤程度。具体的，获取沉积天线结构203工艺中的等离子体对所述介质层204造成的损伤。

在另一实施例中，不同层的天线结构203中，包括通过天线插塞401电连接的n层天线结构203，其中，n大于等于2，且所述电连接的n层天线结构203与同一栅极结构202(参考图1至图3)电连接，避免所述电连接的n层天线结构203与不同栅极结构202电连接带来的检测结构出现偏差的问题。在一具体实施例中，以n为2，两层天线结构203之间通过天线插塞401电连接为例。在对所述半导体测试结构进行测试时，通过向与天线插塞401电连接的天线结构203以及与所述天线插塞401电绝缘的天线结构203施加偏压，获取所述与天线插塞401电连接以及与所述天线插塞401电绝缘的两个天线结构203之间的击穿电压，从而获取形成天线插塞401的工艺对介质层204造成的损伤程度。

图6为本发明另一实施例提供的图1中区域a的俯视示意图，图7为图6中沿bb1方向的剖面结构示意图。

参考图6及图7，所述天线结构203的形状为梳状结构，包括梳柄部10以及与所述梳柄部10相连的分立的梳齿部11。所述每一层天线结构203通过一层导电层301与相应的一个第四测试垫214(参考图1)电连接。

在一实施例中，相邻层天线结构203之间电绝缘。在对所述半导体测试结构进行测试时，通过向相邻层天线结构203施加偏压，获取相邻层天线结构203之间的击穿电压；或者，通过向任一两个天线结构203施加偏压，获取所述两个天线结构203之间的击穿电压。进而获取工艺对所述两个天线结构203之间的介质层204造成的损伤程度。具体的，获取形成天线结构203采用的刻蚀工艺对所述介质层204造成的损伤。

在另一实施例中，不同层的所述天线结构203中，包括通过天线插塞401电连接的n层天线结构203，所述天线插塞401连接不同层天线结构203的梳柄部10，或者，所述天线插塞401连接不同层天线结构203的梳齿部11。其中，n大于等于2，且所述电连接的n层天线结构203与同一栅极结构202(参考图1至图3)电连接。在一具体实施例中，以n为2，两层天线结构203之间通过天线插塞401电连接为例。在对所述半导体测试结构进行测试时，通过向与所述天线插塞401电连接的天线结构203以及与所述天线插塞401电绝缘的天线结构203施加偏压，获取所述两个天线结构203之间的击穿电压，从而获取形成天线插塞401的工艺对介质层204造成的损伤程度。具体的，获取形成天线插塞401的刻蚀工艺中的等离子体对所述介质层204造成的损伤。

图8为本发明又一实施例提供的图1中区域a的俯视示意图，图9为图8中沿cc1方向的剖面结构示意图。

参考图8及图9，同层的所述天线结构203包括第一梳状结构(未标示)以及与所述第一梳状结构相对设置的第二梳状结构(未标示)，所述第一梳状结构与第二梳状结构相互绝缘，其中，所述第一梳状结构包括第一梳柄部21以及与所述第一梳柄部21相连的分立的第一梳齿部22，所述第二梳状结构包 括第二梳柄部23以及与所述第二梳柄部相连的分立的第二梳齿部24，所述第一梳齿部22与第二梳齿部24间隔相嵌分布。且同层的第一梳状结构以及第二梳状结构分别与栅极结构阵列中的不同栅极结构202电连接，具体的，所述第一梳状结构和第二梳状结构分别通过互连线与同层导电层中的分立子导电层电连接。

所述第一梳柄部21与所述第二梳柄部23相互平行。所述同层的第一梳状结构和第二梳状结构通过同层导电层中的分立子导电层与不同的第四测试垫214电连接。所述天线结构203的层数为6层时，所述层叠设置的天线结构203可以与12个栅极结构202电连接。

在对所述半导体测试结构进行测试时，通过向同层的第一梳状结构和第二梳状结构施加偏压，获取同层的第一梳状结构和第二梳状结构之间的击穿电压，从而获取形成所述第一梳状结构和第二梳状结构工艺对介质层204造成的损伤程度。

在另一实施例中，同层的所述天线结构203包括第一梳状结构以及与所述第一梳状结构时，不同层的天线结构203中，包括通过天线插塞(未图示)电连接的n层天线结构203，且所述电连接的n层天线结构203与同一栅极结构202电连接，其中，n大于等于2。其中，所述天线插塞电连接不同层天线结构203的第一梳齿部22；或者，所述天线插塞电连接不同层天线结构203的第二梳齿部24。

所述介质层204起到电绝缘不同天线结构203的作用，所述介质层204的材料为氧化硅、氮化硅或氮氧化硅。

由前述分析可知，本实施例提供的半导体测试结构中，既能测试等离子体工艺对栅极结构造成的损伤程度，还能测试后端工艺对不同层天线结构之间的介质层造成的损伤程度，且还可以测试后端工艺对同层天线结构之间的介质层造成的损伤程度，减少了半导体制造过程中所需的半导体测试结构数量。

相应的，本发明还提供一种半导体测试结构的形成方法，包括：提供衬底，所述衬底内形成有阱区；在所述衬底内的阱区上形成栅极结构阵列，所 述栅极结构阵列包括若干个平行排列的栅极结构；在所述栅极结构阵列中的各栅极结构一侧的阱区内形成源区，在所述栅极结构阵列中的各栅极结构另一侧的阱区内形成漏区；形成若干层层叠设置的天线结构，其中，所述栅极结构阵列中的每一栅极结构至少与一层天线结构电连接；在所述天线结构之间形成介质层，所述介质层用于相邻天线结构之间的电绝缘。

本发明还提供一种测试方法，包括：

参考图1至图8，提供前述的半导体测试结构；

对栅极结构阵列中的至少一个栅极结构202施加第一偏压，使所述源区、漏区以及阱区201均接地，获取所述栅极结构202的栅极电流；

对栅极结构阵列中的至少一个栅极结构202施加第二偏压，对所述漏区施加第三偏压，使所述源区和阱区201均接地，获取所述栅极结构202的阈值电压；

对所述层叠设置的天线结构203中的任两个天线结构203之间施加第四偏压，获取所述两个天线结构之间的击穿电压。

以下将对本实施例提供的测试方法进行详细说明。

所述天线结构203用于收集工艺过程中的等离子体电荷，通过测试晶体管的阈值电压和栅极电流，并将测得的阈值电压或栅极电流与标准值进行比较，即能够获得对应的工艺过程受到的等离子体损伤程度。

具体的，对第四测试垫214施加第一偏压，即为对与所述第四测试垫214电连接的栅极结构202施加第一偏压，使第一测试垫211、第二测试垫212和第三测试垫213均接地，即为使阱区201、源区和漏区均接地，获取栅极结构202的栅极电流。通过调节所述第一偏压，能够使栅极结构202对应的栅电极层施加第一偏压，通过测试施加第一偏压之后所述栅电极层所产生的电流，即能够得到栅极结构202的栅极电流。随着第一偏压的变化，所述栅极电流也相应发生变化，通过对所述栅极电流的变化趋势进行判断，能够得到与所述栅极结构202相连的天线结构203所收集的等离子体电荷对半导体器件的损伤程度。

对第四测试垫214施加第二偏压，即为对于所述第四测试垫214电连接的栅极结构202施加第二偏压，对第三测试垫213施加第三偏压，即为对漏区施加第三偏压，使第一测试垫211和第二测试垫212均接地，即为所述阱区201和源区均接地。改变第二偏压的大小直至栅极结构202底部的沟道区开启，即所述阱区201和源区之间产生漏极饱和电流，源区和漏区之间的沟道区反型导通，开启所述栅极结构202沟道区的第二偏压即为所述栅极结构202的阈值电压。通过对开启所述栅极结构202沟道区的阈值电压进行判读，能够得到与所述栅极结构202连接的天线结构203收集到的等离子体电荷对半导体器件的损伤程度。

在将所述半导体测试结构应用于后端工艺测试时，向任两个天线结构203施加第四偏压的方法为，向与所述天线结构203电连接的两个栅极结构202施加第四偏压，即，向与所述两个栅极结构202电连接的两个第四测试垫214施加第四偏压。以下将结合附图对不同形状的层叠天线结构203进行测试的测试方法进行说明。

参考图4及图5，所述天线结构203为矩形。

所述测试方法包括，对所述层叠设置的天线结构203中的相邻层天线结构203施加第四偏压，获取所述相邻层天线结构203之间的击穿电压。具体的，测试的天线结构203为块状结构，可以测试形成所述天线结构203的沉积工艺对所述天线结构203之间的介质层204造成的损伤程度。

在一具体实施例中，获取所述相邻层天线结构203之间的击穿电压的方法包括：对与所述相邻层天线结构203电连接的两个栅极结构202施加第四偏压；改变所述第四偏压的大小直至所述天线结构203发生击穿，发生击穿时的第四偏压为击穿电压。

参考图4及图5，不同层的天线结构203中，包括通过天线插塞401电连接的n层天线结构204时，所述电连接的若干层天线结构203与同一栅极结构202电连接；对与所述天线插塞401电连接的天线结构203、以及与所述天线插塞401电绝缘的相邻天线结构203施加第四偏压，获取所述两个天线结构203之间的击穿电压。通过获取所述两个天线结构203之间的击穿电压， 可以获取形成天线插塞401的工艺对介质层204造成的损伤程度，例如，获取形成天线插塞401工艺过程中的刻蚀工艺、以及沉积工艺对介质层204造成的损伤程度。

参考图6及图7，所述天线结构203的形状为梳状结构时，所述天线结构203包括梳柄部10以及与所述梳柄部10相连的分立的梳齿部11时，所述测试方法包括，对所述层叠设置的天线结构203中的相邻层天线结构203施加第四偏压，获取所述相邻层天线结构203之间的击穿电压。具体的，测试的天线结构203为块状结构，可以测试到形成天线结构203的沉积工艺以及刻蚀工艺对所述天线结构203之间的介质层204造成的损伤程度。

参考图6及图7，不同层的所述天线结构203中，包括通过天线插塞401电连接的n层天线结构203，所述天线插塞401连接不同层天线结构203的梳柄部10，或者，所述天线插塞401连接不同层天线结构203的梳齿部11的情况下，对与所述天线插塞401电连接的天线结构203、以及与所述天线插塞401电绝缘的相邻天线结构203施加第四偏压，获取所述两个天线结构203之间的击穿电压。通过获取所述击穿电压，获取形成天线插塞401过程中的刻蚀工艺或沉积工艺对所述介质层204造成的损伤程度。

参考图8及图9，同层的所述天线结构203包括第一梳状结构(未标示)以及与所述第一梳状结构相对设置的第二梳状结构(未标示)，所述第一梳状结构与第二梳状结构相互绝缘，其中，所述第一梳状结构包括第一梳柄部21以及与所述第一梳柄部21相连的分立的第一梳齿部22，所述第二梳状结构包括第二梳柄部23以及与所述第二梳柄部相连的分立的第二梳齿部24，所述第一梳齿部22与第二梳齿部24间隔相嵌分布。

所述测试方法包括：对所述同层的第一梳状结构与第二梳状结构施加第四偏压；获取同层的第一梳状结构与第二梳状结构之间的击穿电压。通过获取所述击穿电压，可以获取形成所述第一梳状结构和第二梳状结构过程中的沉积工艺或刻蚀工艺对介质层204造成的损伤程度。

在另一实施例中，同层的所述天线结构203包括第一梳状结构以及与所述第一梳状结构相互电绝缘的第二梳状结构时，不同层的天线结构203中， 包括通过天线插塞(未图示)电连接的n层天线结构203，且所述电连接的n层天线结构203与同一栅极结构202电连接，其中，n大于等于2。其中，所述天线插塞电连接不同层天线结构203的第一梳齿部22；或者，所述天线插塞电连接不同层天线结构203的第二梳齿部24。所述测试方法包括：对与所述天线插塞电连接的天线结构203、以及与所述天线插塞电绝缘的相邻天线结构203施加第四偏压，获取所述两个天线结构203之间的击穿电压。通过获取所述击穿电压，获取形成天线插塞的刻蚀工艺或沉积工艺对介质层204造成的损伤程度。

本实施例提供的测试方法中，通过获取栅极结构的栅极电流和阈值电压，能够获取等离子体工艺对栅极结构造成的损伤程度；并且，通过对层叠设置的天线结构中的任两个天线结构施加第四偏压，获取两个天线结构之间的击穿电压，可以获取工艺对两个天线结构之间的介质层造成的损伤程度。因此，本实施例提供的测试方法既可以测试前端工艺还可以测试后端工艺。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。