半导体结构及其形成方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短mosfet场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加mosfet场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，具有比平面mosfet器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且finfet相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

但是，现有技术形成的半导体器件的性能有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构的侧壁上形成侧墙，所述侧墙的材料为低k介质材料；在所述侧墙上形成掺氮层，所述掺氮层中氮的原子百分比含量大于所述侧墙中氮的原子百分比含量；形成所述掺氮层后，在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述栅极结构和基底的层间介质层；在所述层间介质层内形成接触孔插塞，所述接触孔插塞与所述源漏掺杂区相接触。

可选的，所述侧墙的相对介电常数为3.9至7.5。

可选的，所述侧墙的材料为富氧碳氮氧化硅。

可选的，所述富氧碳氮氧化硅中，氧的原子百分比含量为25％至40％。

可选的，形成所述侧墙和掺氮层的步骤包括：形成保形覆盖所述基底和栅极结构的侧墙膜，所述侧墙膜的材料为低k介质材料；对所述侧墙膜进行掺氮工艺；去除所述基底上和栅极结构顶部的侧墙膜，在所述栅极结构的侧壁上形成侧墙，并在所述侧墙上形成掺氮层。

可选的，形成所述侧墙膜的工艺为原子层沉积工艺。

可选的，所述原子层沉积工艺的前驱体为含氧气体。

可选的，所述侧墙膜的材料为富氧碳氮氧化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含si、c、o和n的前驱体，前驱体的气体总流量为10sccm至1000sccm，工艺温度为25摄氏度至600摄氏度，压强为1毫托至500毫托。

可选的，所述掺氮工艺为等离子体氮化工艺。

可选的，所述掺氮工艺的工艺参数包括：功率为1瓦至500瓦，压强为1毫托至1000毫托，工艺时间为5秒至100秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为10标准毫升每分钟至1000标准毫升每分钟，氦气的气体流量为1标准毫升每分钟至1000标准毫升每分钟。

可选的，所述侧墙的厚度为10埃至100埃。

可选的，所述半导体结构为鳍式场效应管；提供基底的步骤中，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述基底上形成栅极结构的步骤中，形成横跨所述鳍部且覆盖鳍部部分顶部和侧壁表面的栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区的步骤中，在所述栅极结构两侧的鳍部内形成所述源漏掺杂区。

可选的，在所述栅极结构两侧的基底内形成源漏掺杂区的步骤包括：刻蚀位于所述栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽；形成填充满所述凹槽的应力层，并在形成所述应力层的过程中采用原位自掺杂处理形成所述源漏掺杂区；或者，刻蚀位于所述栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽；形成填充满所述凹槽的应力层；对所述应力层进行掺杂处理形成所述源漏掺杂区。

相应的，本发明还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；位于所述栅极结构侧壁上的侧墙，所述侧墙的材料为低k介质材料；位于所述侧墙上的掺氮层，所述掺氮层中氮的原子百分比含量大于所述侧墙中氮的原子百分比含量；源漏掺杂区，位于所述栅极结构两侧的基底内；层间介质层，覆盖所述栅极结构和所述基底；位于所述层间介质层内的接触孔插塞，所述接触孔插塞与所述源漏掺杂区相接触。

可选的，所述侧墙的相对介电常数为3.9至7.5。

可选的，所述侧墙的材料为富氧碳氮氧化硅。

可选的，所述富氧碳氮氧化硅中，氧的原子百分比含量为25％至40％。

可选的，所述侧墙的厚度为10埃至100埃。

可选的，所述半导体结构还包括：位于所述栅极结构两侧的基底内的应力层；所述源漏掺杂区位于所述应力层内。

可选的，所述半导体结构为鳍式场效应管；所述基底包括衬底以及凸出于所述衬底的鳍部；所述栅极结构横跨所述鳍部且覆盖鳍部部分顶部和侧壁表面；所述源漏掺杂区位于所述栅极结构两侧的鳍部内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在侧墙上形成掺氮层，在形成接触孔插塞时，所述掺氮层对所述侧墙起到保护作用，可以降低形成所述接触孔插塞的刻蚀工艺对所述侧墙的刻蚀速率，也就是说，使所述刻蚀工艺对层间介质层的刻蚀速率大于对所述侧墙的刻蚀速率；从而避免在形成接触孔插塞的工艺过程中，所述侧墙受到损耗甚至栅极结构暴露的现象，使所述侧墙的材料性质稳定，且可以避免所述接触孔插塞与栅极结构发生短路，进而提高半导体器件的电学性能。

可选方案中，所述半导体结构为鳍式场效应管，形成源漏掺杂区的步骤包括在栅极结构两侧的鳍部内形成应力层；通过在侧墙上形成掺氮层，所述掺氮层可以避免在形成所述源漏掺杂区的工艺过程中，在所述侧墙表面形成所述应力层，从而使所述侧墙的材料性质稳定，所述侧墙的材料始终具有较低的相对介电常数；因此栅极结构、位于所述栅极结构上方的接触孔插塞以及所述侧墙构成的等效电容的电容值小，进而可以提高半导体器件的运行速率。

可选方案中，所述侧墙的相对介电常数为3.9至7.5；因此可以使栅极结构、位于所述栅极结构上方的接触孔插塞以及所述侧墙构成的等效电容的电容值较小，从而提高半导体器件的运行速率。

本发明所述的半导体结构包括位于侧墙上的掺氮层；所述掺氮层可以在接触孔插塞的形成过程中，对所述侧墙起到保护作用，避免所述侧墙受到损耗甚至栅极结构暴露的现象，从而使所述侧墙的材料性质稳定，且避免所述接触孔插塞与栅极结构发生短路，进而可以提高半导体器件的运行速率和电学性能。

附图说明

图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。结合一种半导体结构分析其原因在于：

所述半导体结构包括：基底；位于所述基底上的栅极结构；位于所述栅极结构侧壁上的侧墙；位于所述栅极结构两侧基底内的应力层；位于所述应力层内的源漏掺杂区；位于所述栅极结构之间的基底上的介质层；贯穿所述介质层且与所述源漏掺杂区相接触的接触孔插塞。

其中，半导体结构的栅极结构、位于所述栅极结构上方的接触孔插塞、以及位于所述栅极结构侧壁上的侧墙之间构成一个等效电容，半导体器件的运行速率与所述等效电容的电容值成反比例关系。因此，降低所述等效电容的电容值，能够有效地提高半导体器件的运行速率。所述等效电容可以看作平板电容结构，侧墙为两平板之间的介电层，根据平板电容的电容值公式可知，所述等效电容的电容值与所述侧墙的材料的相对介电常数成正比例关系；为此，通过采用低k介质材料(相对介电常数小于氮化硅相对介电常数的材料)作为侧墙的材料，能够降低所述等效电容的电容值。

但是，在所述栅极结构两侧的基底内外延生长应力层时，所述应力层容易外延生长于所述侧墙表面，从而容易造成低k侧墙的材料性能发生变化，低k侧墙的材料的相对介电常数变大，因此上述等效电容的电容值变大，继而影响半导体器件的运行速率。

此外，形成接触孔插塞的步骤包括：刻蚀所述栅极结构两侧的介质层，在所述介质层内形成露出所述源漏掺杂区的接触孔；在所述接触孔内形成接触孔插塞。所述刻蚀工艺对所述介质层和低k侧墙的刻蚀速率较接近，因此所述刻蚀工艺容易对所述侧墙造成过刻蚀，甚至暴露出所述栅极结构，从而导致所述接触孔插塞与栅极结构发生短路，进而导致半导体器件的电学性能下降。

为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构的侧壁上形成侧墙，所述侧墙的材料为低k介质材料；在所述侧墙上形成掺氮层，所述掺氮层中氮的原子百分比含量大于所述侧墙中氮的原子百分比含量；形成所述掺氮层后，在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述栅极结构和基底的层间介质层；在所述层间介质层内形成接触孔插塞，所述接触孔插塞与所述源漏掺杂区相接触。

本发明在侧墙上形成掺氮层，在形成接触孔插塞时，所述掺氮层对所述侧墙起到保护作用，可以降低形成所述接触孔插塞的刻蚀工艺对所述侧墙的刻蚀速率，也就是说，使所述刻蚀工艺对层间介质层的刻蚀速率大于对所述侧墙的刻蚀速率；从而避免在形成接触孔插塞的工艺过程中，所述侧墙受到损耗甚至栅极结构暴露的现象，使所述侧墙的材料性质稳定，且可以避免所述接触孔插塞与栅极结构发生短路，进而提高半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

结合参考图1和图2，图2是图1沿aa1方向的剖面结构示意图，提供基底(未标示)。

所述基底为后续形成半导体结构提供工艺平台。

本实施例中，形成的半导体结构为鳍式场效应管；相应的，所述基底包括：衬底100、以及凸出于所述衬底100上的分立的鳍部110。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

在另一实施例中，形成的半导体结构为平面晶体管；相应的，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或iii-v族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，后续在所述平面基底上形成栅极结构。

具体地，形成所述衬底100、鳍部110的工艺步骤包括：提供初始基底；在所述初始基底上形成图形化的硬掩膜层200；以所述硬掩膜层200为掩膜刻蚀所述初始基底，刻蚀后的初始基底作为衬底100，位于所述衬底100表面的凸起作为鳍部110。

本实施例中，形成所述衬底100和鳍部110后，保留位于鳍部110顶部的硬掩膜层200。所述硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层200顶部表面用于定义平坦化工艺的停止位置，起到保护鳍部110顶部的作用。

结合参考图3，需要说明的是，所述形成方法还包括：形成所述衬底100和鳍部110之后，在所述鳍部110的侧壁表面形成衬垫氧化层101，用于修复所述鳍部110。

本实施例中，通过氧化处理形成所述衬垫氧化层101。

在氧化处理过程中，由于所述鳍部110凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层101之后，不仅所述鳍部110表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部110的表面光滑，晶格质量得到改善，避免所述鳍部110顶角尖端放电问题，有利于改善鳍式场效应管的性能。

本实施例中，所述衬垫氧化层101还位于所述衬底100表面，所述衬垫氧化层101的材料为氧化硅。

结合参考图4，还需要说明的是，形成所述衬垫氧化层101之后，所述形成方法还包括：在相邻所述鳍部110之间的衬底100上形成隔离结构102，所述隔离结构102覆盖所述鳍部110的部分侧壁表面，且所述隔离结构102的顶部低于所述鳍部110顶部。

所述隔离结构102起到电隔离相邻鳍部110的作用。本实施例中，所述隔离结构102的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

具体地，形成所述隔离结构102的步骤包括：在所述衬垫氧化层101上形成前驱隔离膜，所述前驱隔离膜的顶部高于所述硬掩膜层200(如图3所示)顶部；对所述前驱隔离膜进行第一退火工艺，将所述前驱隔离膜转化为隔离膜；研磨去除高于所述硬掩膜层200顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构102；去除所述硬掩膜层200。

为了提高形成所述隔离膜的工艺的填孔(gap-filling)能力，本实施例中，采用流动性化学气相沉积工艺(fcvd，flowablecvd)形成所述前驱隔离膜。在另一实施例中，还可以采用高纵宽比化学气相沉积工艺(harpcvd)形成所述前驱隔离膜。

需要说明的是，去除部分厚度的隔离膜的步骤中，还去除高于所述隔离结构102的衬垫氧化层101。

参考图5，图5为图4沿鳍部延伸方向(如图1中bb1方向所示)的剖面结构示意图，在所述基底上形成栅极结构(未标示)。

本实施例中，所述栅极结构横跨所述鳍部110，且覆盖鳍部110部分顶部表面和侧壁表面。

本实施例中，所述栅极结构为伪栅结构，包括伪栅氧化层111和伪栅电极层112；所述栅极结构为后续形成金属栅极结构占据空间位置。

所述伪栅氧化层111的材料为氧化硅，所述伪栅电极层112的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层112的材料为多晶硅。

具体地，形成所述栅极结构的步骤包括：在所述鳍部110表面形成伪栅氧化层111；在所述伪栅氧化层111表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成图形层210；以所述图形层210为掩膜，图形化所述伪栅电极膜，在所述伪栅氧化层111表面形成伪栅电极层112；去除所述图形层210。

本实施例中，所述图形层210为硬掩膜层，所述图形层210的材料为氮化硅。

需要说明的是，在另一实施例中，所述栅极结构还可以为金属栅极结构，所述栅极结构的材料包括al、cu、ag、au、pt、ni、ti或w。

结合参考图6至图8，在所述栅极结构(未标示)的侧壁上形成侧墙121(如图8所示)，所述侧墙121的材料为低k介质材料；在所述侧墙121上形成掺氮层141，所述掺氮层141中氮的原子百分比含量大于所述侧墙121中氮的原子百分比含量。

所述侧墙121用于作为后续形成源漏掺杂区的注入掩膜，还起到保护所述栅极结构侧壁的作用；其中，低k介质材料指的是相对介电常数小于氮化硅相对介电常数的材料。本实施例中，所述侧墙121的相对介电常数为3.9至7.5。

所述掺氮层141用于对所述侧墙121起到保护作用。

所述侧墙121、栅极结构、以及后续形成于所述栅极结构上方的接触孔插塞构成一个等效电容；所述等效电容可以看作平板电容结构，所述侧墙121为两平板之间的介电层，根据平板电容的电容值公式可知，所述等效电容的电容值与所述侧墙121材料的相对介电常数成正比例关系；为此，通过采用相对介电常数为3.9至7.5的低k介质材料作为所述侧墙121的材料，能够显著降低所述等效电容的电容值。

本实施例中，所述侧墙121的材料为富氧碳氮氧化硅，所述侧墙121的厚度为10埃至100埃。其中，所述富氧碳氮氧化硅指的是氧原子百分比含量较高的碳氮氧化硅。

需要说明的是，氧的原子百分比含量越高，所述侧墙121的相对介电常数越低；为了保证所述侧墙121具有较低的相对介电常数，所述富氧碳氮氧化硅材料中，氧的原子百分比含量不宜过低；氧的原子百分比含量也不宜过高，否则容易对所述侧墙121的材料性质产生不良影响。为此，本实施例中，所述富氧碳氮氧化硅材料中，氧的原子百分比含量为25％至40％。

具体地，形成所述侧墙121和掺氮层141的步骤包括：形成保形覆盖所述基底和栅极结构的侧墙膜120(如图6所示)，所述侧墙膜120的材料为低k介质材料；对所述侧墙膜120进行掺氮工艺130(如图7所示)；去除所述基底上和栅极结构顶部的侧墙膜120，在所述栅极结构的侧壁上形成侧墙121。

本实施例中，形成所述侧墙膜120的工艺为原子层沉积工艺。具体地，所述原子层沉积工艺的前驱体为含氧气体；从而有利于降低所述侧墙121的相对介电常数。

本实施例中，所述侧墙121的材料为富氧碳氮氧化硅；相应的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含si、c、o和n的前驱体。

需要说明的是，所述原子层沉积工艺的工艺温度不宜过低，也不宜过高。当工艺温度过低时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述侧墙膜120的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述侧墙膜120的形成效率；当所述工艺温度过高时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述侧墙膜120的纯度和台阶覆盖性，最终降低所述侧墙膜120的形成质量。为此，本实施例中，工艺温度为25摄氏度至600摄氏度。

本实施例中，所述含氧气体为n2o或o2，用于作为所述含o的前驱体。具体地，形成所述侧墙膜120的化学反应式为：sicnhm+nh3+n2o(oro2)→sico1+xn+n2。

通过所述含o的前驱体，在高压环境下，形成具有较高氧原子百分比含量的低k侧墙膜120，且所述侧墙膜120的相对介电常数较小。具体地，腔室压强为1毫托至500毫托。

基于所述设定的工艺温度和腔室压强，将前驱体的气体总流量设定在合理范围值内，从而保证所述侧墙膜120的高纯度和良好台阶覆盖性，且使所述侧墙膜120的厚度满足工艺需求。为此，本实施中，前驱体的气体总流量为10sccm至1000sccm。

本实施例中，通过掺氮工艺130，将n离子注入至所述侧墙膜120表面，从而在所述侧墙膜120表面形成掺氮膜140(如图7所示)；后续形成掺氮层141后，所述掺氮层141用于对所述侧墙121起到保护作用。

具体地，所述掺氮工艺130为等离子体氮化工艺。所述等离子体氮化工艺的工艺参数包括：功率为1瓦至500瓦，压强为1毫托至1000毫托，工艺时间为5秒至100秒，反应气体为氮气，辅助气体为氦气。

需要说明的是，氮气的气体流量不宜过少，不宜过多。如果氮气的气体流量过少，所述掺氮膜140中氮的原子百分比含量过低，即所述掺氮层141中氮的原子百分比含量过低，在后续工艺中所述掺氮层141对所述侧墙121的保护作用不够明显；如果氮气的气体流量过多，所述掺氮膜140中氮的原子百分比含量过高，即所述掺氮层141中氮的原子百分比含量过高，反而容易对所述侧墙121的材料性能造成不良影响。为此，本实施例中，氮气的气体流量为10标准毫升每分钟至1000标准毫升每分钟。

还需要说明的是，氦气的气体流量会对氮的原子百分比含量产生影响；因此，氦气的气体流量也需控制在合理范围内。本实施例中，氦气的气体流量为1标准毫升每分钟至1000标准毫升每分钟。

本实施例中，采用无掩膜刻蚀工艺，去除所述基底(未标示)上和栅极结构(未标示)顶部的侧墙膜120(如图7所示)，在所述栅极结构的侧壁上形成侧墙121。

需要说明的是，采用无掩膜刻蚀工艺以形成所述侧墙121的工艺过程中，还去除所述栅极结构两侧且未被所述侧墙121覆盖的部分伪栅氧化层111。

还需要说明的是，本实施例中，所述掺氮层141与所述侧墙121的材料所含元素相同，且所述掺氮层141中氮的原子百分比含量大于所述侧墙121中氮的原子百分比含量。在另一实施例中，所述掺氮层与所述侧墙的材料所含元素不相同，所述侧墙的材料所含元素包含氮，且所述掺氮层中氮的原子百分比含量大于所述侧墙中氮的原子百分比含量。在其他实施例中，所述侧墙中氮的原子百分比含量还可以为零。

参考图9，形成所述掺氮层141后，在所述栅极结构(未标示)两侧的基底内形成源漏掺杂区(图未示)。

本实施例中，所述基底包括：衬底100、以及凸出于所述衬底100上的分立的鳍部110；相应的，在所述栅极结构两侧的基底内形成源漏掺杂区的步骤中，在所述栅极结构两侧的鳍部110内形成所述源漏掺杂区。

具体地，在所述栅极结构两侧的基底内形成源漏掺杂区的步骤包括：刻蚀位于所述栅极结构两侧的部分厚度的鳍部110，在所述鳍部110内形成凹槽；形成填充满所述凹槽的应力层150，并在形成所述应力层150的过程中采用原位自掺杂处理形成所述源漏掺杂区。

在另一实施例中，在所述栅极结构两侧的基底内形成源漏掺杂区的步骤还可以包括：刻蚀位于所述栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽；形成填充满所述凹槽的应力层；对所述应力层进行掺杂处理形成所述源漏掺杂区。

本实施例中，采用化学气相沉积外延生长法形成所述应力层150。

本实施例中，以形成的半导体结构为n型半导体结构为例，所述应力层150的材料可以为sic或sip。本实施例中，所述应力层150的材料为sic，所述化学气相沉积外延生长法的工艺参数包括：工艺温度为500℃至950℃，工艺时间为100s至10000s，反应室气压为50torr至1000torr，预处理气体h2，反应气体为hcl、sih2cl2、sih4、ph3和(sih3)2ch2中的一种气体或多种构成的混合气体。

相应的，所述源漏掺杂区的掺杂离子为n型离子，例如为p、as或sb。

在另一实施例中，形成的半导体结构为p型半导体结构时，所述应力层的材料还可以为sige或sigeb。相应的，所述源漏掺杂区的掺杂离子为p型离子，例如为b、ga或in。

需要说明的是，由于所述侧墙121上形成有掺氮层141，所述掺氮层141使得所述侧墙121与应力层150的材料晶格常数失配；因此，采用化学气相沉积外延生长法形成应力层150的过程中，不会在所述侧墙121表面进行外延生长薄膜，从而使所述侧墙121的材料性质稳定，所述侧墙121的材料始终具有较低的相对介电常数；因此所述侧墙121、栅极结构、以及后续形成于所述栅极结构上方的接触孔插塞构成的等效电容的电容值小，进而可以提高半导体器件的运行速率。

参考图10，形成覆盖所述栅极结构(未标示)和基底的层间介质层103。

所述层间介质层103为后续形成接触孔插塞提供工艺基础。

具体地，形成所述层间介质层103的步骤包括：在所述栅极结构之间的基底上形成层间介质膜，所述层间介质膜顶部高于所述栅极结构顶部；对所述层间介质膜进行平坦化工艺，去除高于所述栅极结构顶部的层间介质膜，形成层间介质层103。

所述层间介质层103的材料为氧化硅。形成所述层间介质层103的工艺可以为化学气相沉积工艺、等离子体增强化学气相沉积工艺或低压化学气相沉积工艺等方法。

需要说明的是，本实施例中，所述栅极结构为伪栅结构；因此，形成所述层间介质层103后，所述形成方法还包括：去除所述栅极结构，在所述层间介质层103内形成开口；在所述开口内形成金属栅极结构，所述金属栅极结构顶部与所述层间介质层103顶部齐平。

本实施例中，所述金属栅极结构包括位于所述开口底部和侧壁的栅介质层122，以及位于所述栅介质层122上且填充满所述开口的金属层123。

所述栅介质层122的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本实施例中，所述栅介质层122的材料为hfo2。

本实施例中，所述金属层123的材料为w。在其他实施例中，所述金属层的材料还可以为al、cu、ag、au、pt、ni或ti。

结合参考图11和图12，在所述层间介质层103内形成接触孔插塞160(如图12所示)，所述接触孔插塞160与所述源漏掺杂区(图未示)相接触。

所述接触孔插塞160与所述源漏掺杂区相接触，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。

具体地，形成所述接触孔插塞160的步骤包括：刻蚀所述层间介质层103，形成露出所述源漏掺杂区的接触孔153(如图11所示)；形成填充满所述接触孔153的导电材料层，所述导电材料层还位于所述层间介质层103顶部；对所述导电材料层进行平坦化处理，去除高于所述层间介质层103顶部的导电材料层，形成位于所述接触孔153内的接触孔插塞160，所述接触孔插塞160与所述源漏掺杂区相接触。

本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层103。具体地，所述干法刻蚀工艺为等离子体刻蚀工艺，采用的刻蚀气体为cf4，缓冲气体为he，压强为20mtorr至200mtorr，其中cf4的气体流量为50sccm至1000sccm，he的气体流量为50sccm至1000sccm。在其他实施例中，还可以采用cf4、chf3、c2f6等氟基气体中的一种或几种组合作为刻蚀气体。

本实施例中，所述接触孔插塞160的材料为w。可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述接触孔插塞160。在其他实施例中，所述接触孔插塞的材料还可以是al、cu、ag或au等金属材料。

需要说明的是，所述侧墙121上形成有掺氮层141，在刻蚀形成所述接触孔153时，所述掺氮层141对所述侧墙121起到保护作用，可以降低所述刻蚀工艺对所述侧墙121的刻蚀速率，也就是说，使所述刻蚀工艺对层间介质层103的刻蚀速率大于对所述侧墙121的刻蚀速率；从而避免所述侧墙121受到损耗甚至所述金属栅极结构暴露的现象，以避免对所述侧墙121的性能造成不良影响、以及所述接触孔插塞160与所述金属栅极结构发生短路，进而提高半导体器件的电学性能。

继续参考图12，本发明还提供一种半导体结构，包括：

基底；

栅极结构(未标示)，位于所述基底上；

位于所述栅极结构侧壁上的侧墙121，所述侧墙121的材料为低k介质材料；

位于所述侧墙121上的掺氮层141，所述掺氮层141中氮的原子百分比含量大于所述侧墙121中氮的原子百分比含量；

源漏掺杂区(图未示)，位于所述栅极结构两侧的基底内；

层间介质层103，覆盖所述栅极结构和所述基底；

位于所述层间介质层103内的接触孔插塞160，所述接触孔插塞160与所述源漏掺杂区相接触。

本实施例中，所述半导体结构为鳍式场效应管；相应的，所述基底包括：衬底100、以及凸出于所述衬底100上的分立的鳍部110。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

在另一实施例中，所述半导体结构为平面晶体管；相应的，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或iii-v族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，所述栅极结构位于所述平面基底上。

需要说明的是，所述半导体结构还包括：位于相邻所述鳍部110之间的衬底100上的隔离结构102，所述隔离结构102覆盖所述鳍部110的部分侧壁表面，且所述隔离结构102的顶部低于所述鳍部110顶部。

所述隔离结构102起到电隔离相邻鳍部110的作用。本实施例中，所述隔离结构102的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

本实施例中，所述栅极结构横跨所述鳍部110，且覆盖鳍部110部分顶部表面和侧壁表面。

本实施例中，所述栅极结构为金属栅极结构，包括横跨所述鳍部110，且覆盖鳍部110部分顶部表面和侧壁表面的栅介质层122，以及位于所述栅介质层122上的金属层123。

所述栅介质层122的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本实施例中，所述栅介质层122的材料为hfo2。

本实施例中，所述金属层123的材料为w。在其他实施例中，所述金属层的材料还可以为al、cu、ag、au、pt、ni或ti。

所述侧墙121的材料为低k介质材料，其中，低k介质材料指的是相对介电常数小于氮化硅相对介电常数的材料。本实施例中，所述侧墙121的相对介电常数为3.9至7.5。

所述侧墙121、栅极结构、以及位于所述栅极结构上方的接触孔插塞160构成一个等效电容；所述等效电容可以看作平板电容结构，所述侧墙121为两平板之间的介电层，根据平板电容的电容值公式可知，所述等效电容的电容值与所述侧墙121材料的相对介电常数成正比例关系；由于所述侧墙121的材料为相对介电常数为3.9至7.5的低k介质材料，因此能够显著降低所述等效电容的电容值。

本实施例中，所述侧墙121的材料为富氧碳氮氧化硅，所述侧墙121的厚度为10埃至100埃。其中，所述富氧碳氮氧化硅指的是氧原子百分比含量较高的碳氮氧化硅。

需要说明的是，氧的原子百分比含量越高，所述侧墙121的相对介电常数越低；为了保证所述侧墙121具有较低的相对介电常数，所述富氧碳氮氧化硅材料中，氧的原子百分比含量不宜过低；氧的原子百分比含量也不宜过高，否则容易对所述侧墙121的材料性质产生不良影响。为此，本实施例中，所述富氧碳氮氧化硅材料中，氧的原子百分比含量为25％至40％。

本实施例中，所述掺氮层141与所述侧墙121的材料所含元素相同，且所述掺氮层141中氮的原子百分比含量大于所述侧墙121中氮的原子百分比含量。在另一实施例中，所述掺氮层与所述侧墙的材料所含元素不相同，所述侧墙的材料所含元素包含氮，且所述掺氮层中氮的原子百分比含量大于所述侧墙中氮的原子百分比含量。在其他实施例中，所述侧墙中氮的原子百分比含量还可以为零。

需要说明的是，所述半导体结构还包括：位于所述栅极结构两侧基底内的应力层150，所述源漏掺杂区位于所述应力层150内。

本实施例中，以形成的半导体结构为n型半导体结构为例，所述应力层150的材料为sic或sip；所述源漏掺杂区的掺杂离子为n型离子，例如为p、as或sb。

在另一实施例中，形成的半导体结构为p型结构时，所述应力层的材料还可以为sige或sigeb；所述源漏掺杂区的掺杂离子为p型离子，例如为b、ga或in。

本实施例中，所述基底包括：衬底100、以及凸出于所述衬底100上的分立的鳍部110；相应的，所述应力层150位于所述栅极结构两侧的鳍部110内，所述源漏掺杂区位于所述栅极结构两侧的鳍部110内。

位于所述侧墙121上的掺氮层141使得所述侧墙121与应力层150的材料晶格常数失配；因此，在所述应力层150的形成过程中，不会在所述侧墙121表面生长薄膜，从而使所述侧墙121的材料性质稳定，所述侧墙121的材料始终具有较低的相对介电常数；因此所述侧墙121、栅极结构、以及位于所述栅极结构上方的接触孔插塞160构成的等效电容的电容值较小，进而可以提高半导体器件的运行速率。

本实施例中，所述层间介质层103的材料为氧化硅。

所述接触孔插塞160位于所述层间介质层103内，且与所述源漏掺杂区相接触，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。

本实施例中，所述接触孔插塞160的材料为w。在其他实施例中，所述接触孔插塞的材料还可以是al、cu、ag或au等金属材料。

本实施例中，位于所述侧墙121上的掺氮层141，在所述接触孔插塞160的形成过程中，对所述侧墙121起到保护作用，避免所述侧墙121受到损耗甚至所述栅极结构暴露的现象，从而使所述侧墙121的材料性质稳定，且避免所述接触孔插塞160与栅极结构发生短路，进而可以提高半导体器件的运行速率和电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。