半导体结构及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越小，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，漏电流增大，最终影响半导体器件的电学性能。

为了进一步缩小MOSFET器件的尺寸，人们发展了多面栅场效应晶体管结构，以提高MOSFET器件栅极的控制能力，抑制短沟道效应。其中，鳍式场效应晶体管(FinFET)就是一种常见的多面栅结构晶体管。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

然而，现有技术所形成鳍式场效应管的性能有待进一步提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以改善所形成半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供基底，所述基底包括衬底以及位于衬底上的多个鳍部，所述衬底包括用于形成第一晶体管的第一区域以及用于形成第二晶体管的第二区域，所述第一晶体管和第二晶体管的类型不同；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和部分顶部表面；在第一区域栅极结构两侧的鳍部中形成第一应力层；在所述鳍部、所述栅极结构、所述第一应力层及所述第二区域上形成第一保护层；对第一保护层下方的所述第一应力层进行 离子注入，形成第一晶体管的源漏掺杂区；在第二区域栅极结构两侧的鳍部中形成第二应力层；在所述鳍部、所述栅极结构、所述第一晶体管的源漏掺杂区及所述第二应力层上形成第二保护层；对第二保护层下方的第二应力层进行离子注入，形成第二晶体管的源漏掺杂区。

可选的，形成第二应力层的步骤包括：在所述第一保护层及所述第二区域上形成掩膜材料层；在所述掩膜材料层上形成第一图形层；以所述第一图形层刻蚀所述第一保护层及所述掩膜材料层形成第一掩膜；以所述第一掩膜为掩膜在所述第二区域衬底中，形成凹槽；在所述凹槽中形成第二应力层。

可选的，所述第一晶体管是P型晶体管，所述第二晶体管是N型晶体管；所述掩膜材料层的厚度在30埃到80埃的范围内；所述第一保护层厚度在20埃到50埃的范围内；对所述第一应力层进行离子注入的离子能量在0.5KeV到10KeV；所述第二保护层的厚度在20埃到40埃的范围内；对所述第二应力层进行离子注入的离子能量在1.5KeV到15KeV。

可选的，所述第一晶体管是N型晶体管，所述第一晶体管是P型晶体管；所述掩膜材料层的厚度在35埃到100埃的范围内；所述第一保护层厚度在15埃到40埃的范围内；对所述第一应力层进行离子注入的离子能量在1KeV到10KeV；所述第二保护层的厚度在35埃到100埃的范围内；对所述第二应力层进行离子注入的离子能量在0.4KeV到8KeV。

可选的，形成第二应力层的步骤包括：在所述第一保护层上形成第二图形层；以所述第二图形层刻蚀所述第一保护层形成第二掩膜；以所述第二掩膜为掩膜刻蚀所述第二区域衬底，形成凹槽；在所述凹槽中形成第二应力层。

可选的，所述第一保护层的材料是SiN、SiCN、SiBCN或SiOCN。

可选的，形成第二晶体管的源漏掺杂区之后，所述形成方法还包括：在所述第二保护层上形成停止层；在所述停止层上形成第一层间介质层；以所述第二保护层及所述停止层作为接触孔刻蚀停止层在第一层间介质层中形成通孔；在所述通孔中形成导电插塞。

可选的，所述停止层的厚度在40埃到100埃的范围内。

可选的，形成第二晶体管的源漏掺杂区之后，所述形成方法还包括：在 所述第二保护层上形成第二层间介质层；以所述第二保护层为接触孔刻蚀停止层，在所述第二层间介质层中形成通孔；在所述通孔中形成导电插塞。

本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括衬底以及位于衬底上的多个鳍部，所述衬底包括用于形成第一晶体管的第一区域以及用于形成第二晶体管的第二区域，所述第一晶体管和第二晶体管的类型不同；横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和部分顶部表面；位于第一区域栅极结构两侧的鳍部中的第一应力层，所述第一应力层中形成有第一晶体管的源漏掺杂区；位于第二区域栅极结构两侧的鳍部中的第二应力层，所述第二应力层中形成有第二晶体管的源漏掺杂区；位于所述第一应力层上、第一区域栅极结构上以及所述第二区域栅极结构侧壁上的第一保护层；位于所述第一保护层、第二区域栅极结构以及第二应力层上的第二保护层。

可选的，所述第一晶体管是P型晶体管，所述第一保护层的厚度在60埃到90埃的范围内，所述第二保护层的厚度在20埃到40埃的范围内。

可选的，所述第一晶体管是N型晶体管，所述第一保护层的厚度在60到90埃，所述第二保护层的厚度在30埃到100埃的范围内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案中，在形成第一保护层之后，对第一应力层进行离子注入，形成第一晶体管的源漏掺杂区。所以在对所述第一应力层进行离子注入过程中，注入离子只需穿透第一保护层，离子注入能量相对较低，从而减小了晶格损伤；并且，在后续热退火修复的过程中，减少了应力过多释放现象的出现，从而有利于离子扩散的控制，缓解了短沟道效应，因此使得所形成半导体结构性能得到改善。

本发明可选方案中，形成第二应力层时，可以通过刻蚀第二区域衬底上的第一保护层形成第二掩膜；以第二掩膜为掩模形成第二应力层。第二区域上的保护层在形成第二应力层的过程中作为掩膜层，有利于减少工艺步骤，降低工艺成本。

本发明可选方案中，在形成第一保护层以后，在第一保护层表面上形成 的掩膜材料层，因此不用兼顾第一保护层的后续作用，就可以更大限度的控制第一保护层的厚度，使得对第一应力层离子注入的能量更低，有效的控制离子分布，减小短沟道效应，从而改善所形成的半导体结构的性能。

附图说明

图1至图4是一种半导体结构形成过程各个步骤对应的剖面结构示意图；

图5至图11是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中所形成的半导体结构性能有待改善。现结合所述半导体结构的形成方法分析原因。参考图1至图4，是一种半导体结构形成方法各个步骤对应的剖面结构示意图。

所述半导体结构形成方法包括：如图1所示，提供衬底10，形成位于所述衬底10上的鳍部11，所述衬底10包括用于形成第一晶体管的第一区域A以及用于形成第二晶体管的第二区域B，第一晶体管为P型晶体管，第二晶体管为N型晶体管；在所述衬底10上及所述鳍部11之间形成隔离层12，在所述鳍部11上形成氧化层13；形成横跨所述鳍部的栅极结构14，所述栅极结构14覆盖所述鳍部11的部分侧壁和部分顶部表面；在所述第一区域A栅极结构14两侧的鳍部11中形成第一应力层15，在所述鳍部11、所述栅极结构14及所述第一应力层上15上形成掩膜材料层16；在掩膜材料层16上形成图形层，以所述图形层对掩膜材料层16进行刻蚀，形成凹槽；如图2所示，在所述凹槽中形成第二应力层17；如图3所示，在所述第一区域A的掩膜材料层16、第二应力层17及第二区域B的栅极结构14上形成保护材料层18；如图4所示，对所述第一区域A的第一应力层15和所述第二区域B的第二应力层17分别进行离子注入；形成第一晶体管的源漏掺杂区和第二晶体管的源漏掺杂区。

对所述第一区域A的第一应力层15进行离子注入时，需要穿过掩膜材料层16及保护材料层18，因此需要采用较高的离子注入能量才能使注入离子进入至第一应力层15，过高的离子注入能量容易导致晶格损伤过大，甚至形成 无定形结构；所述无定形结构容易在后续退火过程中应力释放过多而造成应力层性能下降，并且可能导致掺杂离子向沟道区域过多扩散而加剧短沟道效应，从而引起半导体结构性能的退化。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上的多个鳍部，所述衬底包括用于形成第一晶体管的第一区域以及用于形成第二晶体管的第二区域，所述第一晶体管和第二晶体管的类型不同；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和部分顶部表面；在第一区域栅极结构两侧的鳍部中形成第一应力层；在所述鳍部、所述栅极结构、所述第一应力层及所述第二区域上形成第一保护层；对第一保护层下方的所述第一应力层进行离子注入，形成第一晶体管的源漏掺杂区；在第二区域栅结构两侧的鳍部中形成第二应力层；在所述鳍部、所述栅极结构、所述第一应力层上形成第二保护层；对第二保护层下方的第二应力层进行离子注入，形成第二晶体管的源漏掺杂区。

本发明技术方案中，在形成第一保护层之后，对第一应力层进行离子注入，形成第一晶体管的源漏掺杂区。所以在对所述第一应力层进行离子注入过程中，注入离子只需穿透第一保护层，离子注入能量相对较低，降低了过高的离子注入能量从而减小了晶格损伤；在后续热退火修复的过程中，避免了释放过多的应力，有效控制了离子扩散，减小了短沟道效应，从而改善了所形成的半导体结构的性能。另外，本发明中的第一保护层还可以作为后续形成第二应力层的掩膜层，减少了工艺步骤，降低了生产成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图11为本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。

参考图5，提供基底，所述基底包括衬底101以及位于衬底101上的多个鳍部102，所述衬底101包括用于形成第一晶体管的第一区域I以及用于形成第二晶体管的第二区域II，所述第一晶体管和第二晶体管的类型不同。

所述基底由初始基底形成，作为形成所述半导体结构的工艺基础。本实 施例中，所述初始基底的材料为单晶硅。所以所述衬底101和所述鳍部102的材料也为单晶硅。

在本发明其他实施例中，所述初始基底的材料还可以选自锗、砷化镓或硅锗化合物；所述初始基底还可以是其他半导体材料。此外，所述初始基底还可以选自具有外延层或外延层上硅结构。

需要说明的，所述衬底和所述鳍部的材料也可以不相同。所述初始基底可以包括衬底以及位于所述衬底上的半导体层。所述衬底可以为适宜于工艺需求或易于集成的材料；所述半导体层的材料可以为适宜于形成鳍部的材料。

刻蚀所述初始基底的步骤包括：在所述初始基底上形成图形化的鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜，刻蚀所述初始基底，以形成所述衬底101以及分立的鳍部102。

所述鳍部掩膜层可以为图形化的光刻胶层，通过涂布工艺以及光刻工艺形成。或者，所述鳍部掩膜层还可以为硬掩膜层或多重图形化掩膜工艺形成的掩膜层。其中，所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

此外，所述基底还包括位于相邻鳍部102之间衬底101上的隔离层103，用于实现相邻鳍部102之间以及所述半导体结构与衬底101上其他半导体结构之间的电隔离。

本实施例中，所述隔离层103的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。

具体的，形成所述隔离层103的步骤包括：在相邻鳍部102之间的衬底101上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩模层；去除所述隔离材料层的部分厚度，形成隔离层103，使所形成隔离层103的顶部表面低于所述鳍部102的顶部表面，露出所述鳍部102侧壁的部分表面。

需要说明的是，本实施例中，所述第一区域I和所述第二区域II是相邻的。本发明其他实施例中，所述第一区域I和所述第二区域II也可以是不相 邻的。

本实施例中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。本发明其他实施例中，所述第一晶体管也可以为N型晶体管，所述第二晶体管也可以为P型晶体管。

继续参考图5，形成横跨所述鳍部102的栅极结构，所述栅极结构覆盖鳍部102的部分侧壁和部分顶部表面。所述栅极结构用于形成晶体管的栅极，还用于在后续晶体管源区或漏区形成过程中遮挡部分鳍部102，避免所形成晶体管源区或漏区直接接触。

所述栅极结构包括位于所述鳍部102上的栅介质层104以及位于所述栅介质层104上的栅电极105。

本实施例中，所述形成方法还包括：形成位于栅电极105上的第一硬掩膜层106，形成位于所述第一硬掩膜层106上的第二硬掩膜层107，形成位于所述栅电极105、所述第一硬掩膜层106和所述第二硬掩膜层107侧壁的栅极侧墙108。

本发明其他实施例中，所述栅极结构还可以是伪栅结构，用于为后续所形成栅极结构占据空间位置。

所述栅介质层104用于隔离栅电极105与沟道。所述栅介质层104可以包括高K介质层。

所述栅电极105的材料可以为多晶硅或金属。

所述第一硬掩膜层106及所述第二硬掩膜层107用于定义所述栅极结构的尺寸和位置。所述第一硬掩膜层106的材料是氧化硅，所述第二硬掩膜层107的材料是氮化物。

所述栅极侧墙108的作用是控制后续形成的外延层与沟道之间的距离。所述栅极侧墙108的材料是氮化硅的单层结构。本发明其他实施例中，所述栅极侧墙的材料还可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。此外，所述栅极侧墙也可以是叠层结构。

继续参考图5，在第一区域I的鳍部及栅极结构上形成图形化的掩膜层109， 以所述掩膜层109为掩膜刻蚀第一区域I栅极结构两侧的鳍部102，形成凹槽，在所述凹槽中形成第一应力层110。

所述第一应力层110用于形成所述第一晶体管的源漏掺杂区。

本实施例中，所述第一应力层110的材料为SiGe，且所述第一应力层110的形状为“Σ”形。所述第一应力层110通过Si和SiGe之间的晶格失配向所述第一晶体管的沟道区施加压应力，以提高沟道内载流子的迁移率，进而改善晶体管的性能。

所述第一应力层110形成的工艺步骤包括：在所述凹槽内采用外延生长的方式形成所述第一应力层110。

需要说明的是，本实施例中，形成栅极结构之后，在第一区域I栅极结构两侧的鳍部102中形成第一应力层110之前，所述形成方法还包括：对所述鳍部102进行轻掺杂漏注入工艺及口袋注入工艺，以改善晶体管性能的作用。

参考图6，在所述鳍部102、所述栅极结构、所述第一应力层110及所述第二区域II上形成第一保护层111。

所述第一保护层111的作用是防止在对第一应力层110进行离子注入时的注入损伤及控制离子注入的深度。

本实施例中，所述第一保护层111材料是SiN。本发明其他实施例中，所述第一保护层111的材料还可以是SiCN、SiBCN或SiOCN。

第一保护层111的厚度不宜过大也不宜过小，如果厚度过大会影响离子注入的深度，需要更高的离子注入能量，易造成晶格损伤，不利于有效控制材料内部的离子分布；如果厚度过小，则会影响第一保护层111保护功能的实现。本实施例中，所述第一保护层111的厚度在20埃到50埃的范围内。

参考图7，对第一保护层111下方的所述第一应力层110进行离子注入，形成第一晶体管的源漏掺杂区。

本实施例中，对第一应力层110进行的离子注入只需穿过第一保护层111，使注入深度达到预设值所需要的注入能量相对较小，使得离子扩散得到更好的控制，有利于改善短沟道效应，从而提高所形成的半导体结构的性能。

本实施例中，注入的离子类型为P型离子，例如B、Ga或In，对所述第一应力层110进行离子注入的注入能量在0.5KeV到10KeV。与需要穿过掩膜材料层及保护材料层进行离子注入的技术方案相比，本实施例中，离子注入能量降低了50％到100％。

参考图8，在所述第一保护层111及所述第二区域II上形成掩膜材料层112。所述掩膜材料层112的作用是用于形成第一掩膜，以所述第一掩膜为掩膜在第二区域II栅极结构两侧的鳍部102中形成凹槽，所述凹槽用于形成第二晶体管的应力层。

本实施例中，所述掩膜材料层112的材料是SiN；在本发明的其他实施例中，所述掩膜材料层的材料是SiCN、SiBCN或SiOCN。

所述掩膜材料层112的厚度不宜过大也不宜过小，如果掩模材料层112的厚度过大，容易造成材料浪费，从而提高生产成本；如果掩模材料层112的厚度过小，则容易影响掩膜作用的实现，易影响半导体结构的性能。本实施例中，所述掩膜材料层112的厚度在30埃到80埃的范围内。

在本实施例中，在第一保护层111上形成掩膜材料层112，以形成第一掩膜。需要说明的是，在本发明的其他实施例中，还可以仅通过第一保护层形成掩膜，也就是说，在对第一应力层进行离子注入时，位于第一应力层上的第一保护层起到了对第一应力层的保护作用；同时，在形成凹槽时，位于第二区域II上的第一保护层还起到了掩膜的作用，从而有利于减少了工艺步骤，节省了制造成本。

参考图9，在所述凹槽中形成第二应力层113。

所述第二应力层113用于形成所述第二晶体管的源漏掺杂区。

本实施例中，所述第二应力层113的材料为SiP，所述第二应力层113的形状为“U”形。所述第二应力层113通过Si和SiP之间晶格失配向所述第二区域II的沟道区施加拉应力作用，以提高载流子迁移率，进而提高晶体管的性能。

参考图10，在所述鳍部102、所述栅极结构、所述第一晶体管的源漏掺杂区及所述第二应力层113上形成第二保护层114。

第二保护层114的作用是在对第二应力层113进行离子注入的过程中，防止注入损伤及控制离子注入的深度。

本实施例中，所述第二保护层114的材料是SiN。在本发明的其他实施例中，所述第二保护层的材料是SiCN、SiBCN或SiOCN；

所述第二保护层114的厚度不宜过大也不宜过小，如果厚度过大会影响离子注入的深度，需要更高的离子注入能量，易造成晶格损伤，不利于有效控制材料内部的离子分布；如果厚度过小，则会影响第二保护层114护功能的实现。本实施例中，所述第二保护层114的厚度在20埃到40埃的范围内。

继续参考图10，对第二保护层114下方的第二应力层113进行离子注入，形成第二晶体管的源漏掺杂区。

本实施例中，注入的离子类型为N型离子，例如P、As或Sb，对所述第二应力层113进行离子注入的注入能量在1.5KeV到15KeV。

需要说明的是，在离子注入的过程中，高能注入离子对第一应力层或第二应力层的撞击，容易引起晶格损伤。为了恢复晶格损伤，在离子注入后要进行退火处理，使得掺杂离子在基底内实现再分布，以获得所需的结深和分布。

本实施例中，对所述第二应力层113进行离子注入之后会进行退火处理。由于对所述第一应力层110进行离子注入的过程，采用了较小的离子注入能量，因此可以减小离子注入过程造成的晶格损伤，在退火过程中降低了应力的释放，更好的控制了应力层内的离子分布，改善了半导体结构的性能。

参考图11，本实施例中，形成第二晶体管的源漏掺杂区之后，所述形成方法还包括：在所述第二保护层114上形成停止层115；在所述停止层115上形成第一层间介质层116；以所述第二保护层114及所述停止层115共同作为接触孔刻蚀停止层在第一层间介质层116中形成通孔(图未示)；在所述通孔中形成导电插塞(图未示)。

本实施例中，所述停止层115的厚度不宜过大也不宜过小，如果厚度过大会产生制造材料的浪费；如果厚度过小，则会影响作为接触孔刻蚀停止层的保护功能的实现。本实施例中，所述停止层115的厚度在40埃到100埃的 范围内。

本实施例中，所述停止层115的材料与所述第二保护层114的材料相同。在本发明的其他实施例中，所述停止层的材料与所述第二保护层的材料也可以不同。

此外，本发明其他实施例中，所述第二保护层还可以用于接触孔刻蚀停止层。所以所述形成方法包括：在所述第二保护层上形成第二层间介质层(图未示)；以所述第二保护层为接触孔刻蚀停止层，在第二层间介质层中形成通孔；在所述通孔中形成导电插塞。所述第二保护层既起到了保护层作用，又起到了接触孔刻蚀停止层的作用，从而减少了工艺步骤，节省了制造成本。

需要说明的是，在本发明的其他实施例中，所述第一晶体管是N型晶体管，所述第二晶体管是P型晶体管。相应的，所述第一应力层的材料为SiP，且所述第一应力层的形状为“U”形。所述第一应力层通过Si和SiP之间的晶格失配向所述第一区域Ⅰ的沟道区施加拉应力作用，以提高沟道内载流子的迁移率，进而改善晶体管的性能。

对第一保护层下方的所述第一应力层进行离子注入以后，形成的是N型晶体管的源漏掺杂区。所以注入的离子类型为N型离子，例如P、As或Sb，对所述第一应力层进行离子注入的注入能量在1KeV到10KeV，由于注入离子不同，从而注入能量有变，导致第一保护层厚度与形成P型晶体管时的第一保护层厚度有所不同，所述第一保护层厚度在15埃到40埃的范围内。

所述第二应力层的材料为SiGe，所述第二应力层的形状为“Σ”形。所述第二应力层通过Si和SiGe之间晶格失配向所述第二区域II的沟道区施加压应力作用，以提高P型晶体管载流子的迁移率，进而提高P型晶体管的性能。

对第二保护层下方的所述第二应力层进行离子注入以后，形成的是P型晶体管的源漏掺杂区。所以注入的离子类型为P型离子，例如B、Ga或In，对所述第二应力层进行离子注入的注入能量在0.4KeV到8KeV。由于注入离子不同，从而注入能量有变，导致掩膜材料层厚度与形成N型晶体管时的掩膜材料层厚度有所不同，所述掩膜材料层的厚度在35埃到100埃的范围内。

相应的，本发明还提供一种半导体结构。参考图10，示出了本发明半导 体结构一实施例的剖面结构示意图。

所述半导体结构包括：基底，所述基底包括衬底101以及位于衬底上的多个鳍部102，所述衬底101包括用于形成第一晶体管的第一区域I以及用于形成第二晶体管的第二区域II，所述第一晶体管和第二晶体管的类型不同；横跨所述鳍部102的栅极结构，所述栅极结构覆盖鳍部102的部分侧壁和部分顶部表面，所述栅极结构包括位于所述鳍部102上的栅介质层104及所述栅介质层104上的栅电极105；位于第一区域I栅极结构两侧的鳍部102中的第一应力层110，所述第一应力层110内形成有第一晶体管的源漏掺杂区；位于第二区域II栅极结构两侧的鳍部102中的第二应力层112，所述第二应力层112内形成有第二晶体管的源漏掺杂区；位于所述第一应力层110上、第一区域I栅极结构上以及第二区域II栅极结构侧壁上的第一保护层111；位于所述第一保护层111、第二区域II栅极结构以及第二应力层113上的第二保护层114。

所述衬底101和所述鳍部102的材料为单晶硅。在本发明其他实施例中，所述衬底101和所述鳍部102的材料还可以选自锗、砷化镓或硅锗化合物；所述衬底101和所述鳍部102还可以是其他半导体材料。

此外，所述基底还包括位于相邻鳍部102之间衬底101上的隔离层103，所述隔离层103的顶部表面低于所述鳍部102的顶部表面，以露出所述鳍部102顶部表面和侧壁的部分表面。所述隔离层103用于实现相邻鳍部102之间以及所述半导体结构与衬底101上其他半导体结构之间的电隔离。本实施例中，所述隔离层103的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。

需要说明的是，本实施例中，所述第一区域I和所述第二区域II是相邻的。本发明其他实施例中，所述第一区域I和所述第二区域II也可以是不相邻的。

本实施例中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。本发明其他实施例中，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管。

本实施例中，所述栅极结构横跨所述鳍部102，且覆盖鳍部102的部分侧壁和部分顶部表面；所述栅极结构包括位于所述鳍部102上的栅介质层104、位于所述栅介质层上的栅电极105。所述栅电极105上形成有第一硬掩膜层106，所述第一硬掩膜层106上形成有第二硬掩膜层107，位于所述栅电极105、所述第一硬掩膜层106和所述第二硬掩膜层107侧壁上形成有栅极侧墙108。

本发明其他实施例中，所述栅极结构还可以是伪栅结构，用于为后续所形成栅极结构占据空间位置。

所述栅介质层104用于隔离栅电极与沟道。所述栅介质层104可以包括高K介质层。

所述栅电极105用于实现与外部电路的电连接。所述栅电极105的材料可以为多晶硅或金属。

所述第一硬掩膜层106及所述第二硬掩膜层107用于定义所述栅极结构的尺寸和位置。所述第一硬掩膜层106的材料是氧化硅，所述第二硬掩膜层107的材料是氮化物。

本实施例中，所述栅极侧墙108的作用是控制外延层与沟道之间的距离；所述栅极侧墙108的材料是氮化硅的单层结构。本发明其他实施例中，所述栅极侧墙的材料还可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。此外，所述栅极侧墙108也可以是叠层结构。

所述第一应力层110内形成有所述第一晶体管的源漏掺杂区。本实施例中，所述第一应力层110的材料为SiGe，所述第一应力层的形状为“Σ”形。所述第一应力层110通过Si和SiGe之间晶格失配，向所述第一晶体管的沟道区施加压应力，以提高沟道内载流子的迁移率，进而改善晶体管的性能。

本实施例中，位于第一应力层110上的第一保护层111的作用是在对第一应力层110进行离子注入的过程中，防止注入损伤并控制离子注入的深度。所述第一保护层111材料是SiN。本发明其他实施例中，所述第一保护层的材料还可以是SiCN、SiBCN或SiOCN。本实施例中，所述第一保护层111的厚度在60埃到90埃的范围内。

所述第二应力层113用于形成所述第二晶体管的源漏掺杂区。所述第二应 力层113的材料为SiP，所述第二应力层113的形状为“U”形。所述第二应力层113通过Si和SiP之间晶格失配向所述第二区域II的沟道区施加拉应力作用，以提高N型晶体管沟道内载流子的迁移率，进而改善晶体管的性能。位于第二应力层113上的第二保护层114的作用是在对第二应力层113进行离子注入的过程中，防止注入损伤并控制离子注入的深度。所述第二保护层114材料是SiN。本发明其他实施例中，所述第二保护层的材料还可以是SiCN、SiBCN或SiOCN。本实施例中，所述第二保护层的厚度在20埃到40埃的范围内。

需要说明的是，在本发明的其他实施例中，所述第一晶体管是N型晶体管，所述第二晶体管是P型晶体管。相应的，所述第一应力层的材料为SiP。所述第一应力层的形状为“U”形。所述第一应力层通过Si和SiP之间晶格失配向所述第一区域Ⅰ的沟道区施加拉应力作用，以提高沟道内载流子的迁移率，进而改善晶体管的性能。所述第一保护层的厚度在60埃到90埃的范围内。所述第二应力层的材料为SiGe，所述第二应力层的形状为“Σ”形。所述第二应力层通过Si和SiGe之间晶格失配向所述第二区域II的沟道区施加压应力作用，以提高P型晶体管载流子的迁移率，进而提高P型晶体管的电学性能。所述第二保护层的厚度在30埃到100埃的范围内。

综上，本发明技术方案中，在形成第一保护层之后，对第一应力层进行离子注入，形成第一晶体管的源漏掺杂区。所以在对所述第一应力层进行离子注入过程中，注入离子只需穿透第一保护层，离子注入能量相对较低，从而减小了晶格损伤；并且，在后续热退火修复的过程中，减少了应力过多释放现象的出现，从而有利于离子扩散的控制，缓解了短沟道效应，因此使得所形成半导体结构性能得到改善。而且，本发明可选方案中，形成第二应力层时，可以通过刻蚀第二区域衬底上的第一保护层形成第二掩膜；以第二掩膜为掩模形成第二应力层。第二区域上的保护层在形成第二应力层的过程中作为掩膜层，有利于减少工艺步骤，降低工艺成本。此外本发明可选方案中，在形成第一保护层以后，在第一保护层表面上形成的掩膜材料层，因此不用兼顾第一保护层的后续作用，就可以更大限度的控制第一保护层的厚度，使得对第一应力层离子注入的能量更低，有效的控制离子分布，减小短沟道效应，从而改善所形成的半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。