本发明关于三维集成电路芯片，以及其封环结构与垫结构。
背景技术：
半导体产业通过缩小结构的最小尺寸，已持续改良集成电路的制程相容性与耗能。然而近年来，因制程限制而难以持续缩小结构的最小尺寸。将二维集成电路堆迭成三维集成电路，已成为持续改良集成电路的制程相容性与耗能的潜在方法。
技术实现要素：
本发明一实施例提供的三维集成电路芯片，包含：第一集成电路芯片，包含第一半导体基板、第一内连线结构位于第一半导体基板上、以及第一混合接合结构位于第一内连线结构上，其中第一混合接合结构包含混合接合连接层，以及自混合接合连接层延伸至第一内连线结构的混合接合接点层；第二集成电路芯片，位于第一集成电路芯片上并包含第二半导体基板、第二混合接合结构，以及第二内连线结构位于第二半导体基板与第二混合接合结构之间，其中第二混合接合结构在混合接合界面接触第一混合接合结构；以及封环结构，位于第一集成电路芯片与第二集成电路芯片中，其中封环结构自第一半导体基板延伸至第二半导体基板，且其中混合接合接点层定义部分封环结构。
本发明一实施例提供的三维集成电路芯片的形成方法，包括：形成具有第一封环结构的第一集成电路芯片，包括形成第一内连线结构于第一半导体基板上、形成第一混合接合接点层于第一内连线结构上、以及形成第一混合接合连接层于第一混合接合接点层上，其中第一内连线结构、第一混合接合接点层、与第一混合接合连接层定义第一封环结构；形成具有第二封环结构的第二集成电路芯片，包括形成第二内连线结构于第二半导体基板上、形成第二混合接合接点层于第二内连线结构上、以及形成第二混合接合连接层于第二混合接合接点层上，其中第二内连线结构、第二混合接合接点层、与第二混合接合连接层定义第二封环结构；以及翻转第二集成电路芯片并将第二集成电路芯片接合至第一集成电路芯片，使第二封环结构直接位于第一封环结构上，且第二封环结构在第一混合接合连接层与第二混合接合连接层之间的混合接合界面接触第一封环结构。
本发明一实施例提供的三维集成电路芯片，包括：
第一集成电路芯片，以及第一集成电路芯片上的第二集成电路芯片，其中第一集成电路芯片与第二集成电路芯片各自包含半导体基板、半导体基板之间的内连线结构，以及内连线结构之间的混合接合结构，其中内连线结构包含多个线路层与多个通孔层的交替堆迭，其中混合接合结构各自包含混合接合介电层、混合接合连接层、与混合接合接点层，其中混合接合介电层接触第一集成电路芯片与第二集成电路芯片之间的混合接合界面，其中混合接合介电层中的混合接合连接层在混合接合界面接触，以及其中混合接合接点层各自由混合接合连接层延伸至内连线结构；以及导电的封环结构位于第一集成电路芯片与第二集成电路芯片中，其中导电的封环结构延伸于半导体基板之间，以定义围绕第一集成电路芯片与第二集成电路芯片内部的阻障，且其中导电封环结构是由线路层、通孔层、混合接合连接层、与混合接合接点层所定义。
附图说明
图1a是一实施例中，具有封环结构的三维集成电路的剖视图。
图1b是一些实施例中，图1a的三维集成电路芯片其布局图。
图2a至2d是其他实施例中，图1a的三维集成电路的剖视图，其封环结构的选定环状片段省略混合接合连接层与混合接合接点层。
图3a与3b是其他实施例中，图1a的三维集成电路的剖视图，其封环结构包含更多或更少的环状片段。
图4a至4c是其他实施例中，图1a的三维集成电路的剖视图，其垫结构直接位于封环结构上。
图5是一些更详细的实施例中，图1a的三维集成电路的剖视图，其封环结构围绕三维集成电路。
图6至13、14a至14c、15a至15c、与16a至16d是一些实施例中，三维集成电路与封环结构的形成方法其一系列的剖视图。
图17是一些实施例中，图6至13、14a至14c、15a至15c、与16a至16d的方法的流程图。
图18a至18c是多种实施例中，在图17的方法中覆晶接合第二集成电路芯片至第一集成电路芯片之后可进行的方法的流程图。
附图标记说明：
ta第一厚度
tb第二厚度
w1、w2宽度
w3第三宽度
w4第四宽度
w5第五宽度
w6第六宽度
w7第七宽度
100a、200a、200b、200c、200d、300a、300b、400a、400b、400c、500、600、700、800、900、1000、1100、1200、1300、1400a、1400b、1400c、1500a、1500b、1500c、1600a、1600b、1600c、1600d剖视图
100b布局图
102封环结构
102a第一封环子结构
102b第二封环子结构
104a第一集成电路芯片
104b第二集成电路芯片
106半导体基板
106a第一半导体基板
106b第二半导体基板
108内连线结构
108a第一内连线结构
108b第二内连线结构
110、110a、110b第一层间介电层
112、112a、112b第一线路层
114、114a第一线路间通孔层
116第一装置接点层
118、118a、118b第二层间介电层
120、120a、120b第二线路层
122、122a第二线路间通孔层
124第二装置接点层
126线路
128线路间通孔
130装置接点
132混合接合结构
132a第一混合接合结构
132b第二混合接合结构
134混合接合界面
136混合接合介电层
136a第一混合接合介电层
136b第二混合接合介电层
138混合接合连接层
138a第一混合接合连接层
138b第二混合接合连接层
140混合接合接点层
140a第一混合接合接点层
140b第二混合接合接点层
142混合接合连接物
144混合接合接点
146环状片段
146a第一环状片段
146b第二环状片段
146c第三环状片段
146d第四环状片段
146e第五环状片段
148钝化层
148a第一钝化子层
148b第二钝化子层
150三维集成电路
402垫层
404垫结构
404a第一垫结构
404b第二垫结构
406垫区
408通孔区
410背面的穿透基板通孔层
412背面的穿透基板通孔
414背面的半导体区
416背面的接点区
502半导体装置
504隔离区
1402垫开口
1502背面的穿透基板通孔开口
1602背面的半导体开口
1604背面的接点开口
1700、1800a、1800b、1800c流程图
1702、1702a、1702b、1704、1704a、1704b、1706、1708、1802、1804、1805、1806、1808、1810、1810a、1810b、1812步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一结构于第二结构上的叙述包含两者直接接触，或两者的间隔有其他额外结构而非直接接触。此外，本发明实施例的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。此外，用语「第一」、「第二」、「第三」、「第四」、与类似用语仅用于区分，且多种实施例中可互换上述用语。举例来说，当一些实施例中的某一单元(如导电线路)被称作「第一单元」时，其于其他实施例中可称作「第二单元」。
一种三维集成电路芯片包含第一集成电路芯片，以及第一集成电路芯片上的第二集成电路芯片。第一集成电路芯片与第二集成电路芯片是二维集成电路芯片，其包含个别的半导体基板、基板之间的个别内连线结构、以及内连线结构之间的个别混合接合结构。内连线结构包含交替堆迭的线路层与通孔层。混合接合结构包含个别的混合接合介电层、个别的混合接合连接层、以及个别的混合接合接点层。混合接合介电层接触第一集成电路芯片与第二集成电路芯片之间的混合接合界面。混合接合连接层陷入混合接合介电层中，且亦接触混合接合界面。混合接合接点层各自由混合接合连接层延伸至内连线结构。
三维集成电路芯片还包含封环结构于第一集成电路芯片与第二集成电路芯片中，而钝化层覆盖第二集成电路芯片。封环结构横向围绕第一集成电路芯片与第二集成电路芯片的三维集成电路，并分别自半导体基板延伸至另一半导体基板，使封环结构可墙状地保护三维集成电路。举例来说，封环结构可保护三维集成电路免于芯片切割影响及/或气体扩散至三维集成电路芯片中。封环结构定义于线路层中、通孔层中、以及混合接合连接层中。然而，封环结构并未定义于混合接合接点层中，因此封环结构在半导体基板之间的结构不连续。这可能造成低可信度及/或低效能。举例来说，气体可经由封环结构在混合接合接点层中的间隙，扩散至三维集成电路中。此外，钝化层包含的垫结构直接位于三维集成电路上，以提供电性耦接至三维集成电路。然而钝化层包含的垫结构并未直接位于封环结构上，因此三维集成电路芯片的顶部利用率低，且三维集成电路芯片可具有大脚位以包含足够大量的垫结构。
综上所述，本发明多种实施例关于三维集成电路芯片，其中封环结构定义于混合接合接点层中，及/或垫结构直接位于封环结构上。举例来说，一些实施例中的第一集成电路芯片包含第一半导体基板、第一内连线结构位于第一半导体基板上、以及第一混合接合结构位于第一内连线结构上。第一混合接合结构包含混合接合连接层，以及自混合接合连接层延伸至第一内连线结构的混合接合接点层。第二集成电路芯片位于第一集成电路芯片上。第二集成电路芯片包含第二半导体基板、第二混合接合结构、以及第二半导体基板与第二混合接合结构之间的第二内连线结构。在混合接合界面处，第二混合接合结构接触第一混合接合结构。封环结构位于第一集成电路芯片与第二集成电路芯片中，且部分由混合接合接点层定义。此外，封环结构自第一半导体基板延伸至第二半导体基板。以混合接合接点层定义封环结构的优点在于，封环结构可自第一半导体基板连续地延伸至第二半导体基板，使封环结构具有强大的可信度与效能。
如图1a的剖视图100a所示的一些实施例，提供具有封环结构102的三维集成电路芯片。如图1a所示，第一集成电路芯片104a支撑第二集成电路芯片104b。第一集成电路芯片104a与第二集成电路芯片104b为二维集成电路芯片，且包含个别的半导体基板106。半导体基板106分离后，各别位于封环结构102的上方法下方。在一些实施例中，半导体基板106为硅或一些其他半导体的单晶的基体基板、一些其他种类的半导体基板、或上述的组合。此外，一些实施例中的半导体基板106具有个别的不同厚度。举例来说，第一集成电路芯片104a的第一半导体基板106a可具有第一厚度ta，第二集成电路芯片104b的第二半导体基板106b可具有第二厚度tb，且第二厚度tb大于第一厚度ta。
第一集成电路芯片104a与第二集成电路芯片104b的内连线结构108，各自位于半导体基板106之间且彼此分隔。第一集成电路芯片104a的第一内连线结构108a包含第一层间介电层110、第一线路层112、第一线路间通孔层114、与第一装置接点层116。同样地，第二集成电路芯片104b的第二内连线结构108b包含第二层间介电层118、第二线路层120、第二线路间通孔层122、与第二装置接点层124。举例来说，第一层间介电层110与第二层间介电层118可为氧化硅、低介电常数介电物、一些其他介电物、或上述的组合。此处所述的低介电常数介电物的介电常数小于约3.9。
第一线路层112与第一线路间通孔层114及第一装置接点层116交替堆迭于第一层间介电层110中，使第一装置接点层116邻接第一半导体基板106a。同样地，第二线路层120与第二线路间通孔层122及第二装置接点层124交替堆迭于第二层间介电层118中，使第二装置接点层124邻接第二半导体基板106b。第一线路层112与第二线路层120是由线路126构成，第一线路间通孔层114与第二线路间通孔层122是由线路间通孔128构成，且第一装置接点层116与第二装置接点层124是由装置接点130构成。此外，第一线路层112、第二线路层120、第一线路间通孔层114、第二线路间通孔层122、第一装置接点层116、与第二装置接点层124导电，且可为铝铜、铜、铝、钨、一些其他金属或导电材料、或上述的组合。
在一些实施例中，第一线路层112可与下方层(如第一线路间通孔层114及第一装置接点层116)整合及/或采用相同材料。在其他实施例中，第一线路层112可与下方层(如第一线路间通孔层114及第一装置接点层116)不同及/或采用不同材料。同样地，一些实施例中的第二线路层120可与上方层(如第二线路间通孔层122及第二装置接点层124)整合及/或采用相同材料。在其他实施例中，第二线路层120可与上方层(如第二线路间通孔层122及第二装置接点层124)不同及/或采用不同材料。
第一集成电路芯片104a与第二集成电路芯片104b的混合接合结构132位于内连线结构108之间，并接触混合接合界面134。混合接合结构132包含个别的混合接合介电层136、个别的混合接合连接层138、以及个别的混合接合接点层140。混合接合介电层136接触混合接合界面134，以定义介电物至介电物界面。此外，混合接合介电层136可为氧化硅、一些其他介电物、或上述的组合。
混合接合连接层138各自陷入混合接合介电层136中，使混合接合连接层138与混合接合介电层136在混合接合界面134处齐平。此外，混合接合连接层138接触混合接合界面134以定义导体导体界面，并经由混合接合接点层140各自电性耦接至内连线结构108。混合接合接点层140各自由混合接合连接层138延伸至内连线结构108。混合接合连接层138是由混合接合连接物142构成，而混合接合接点层140是由混合接合接点144构成。举例来说，混合接合连接物142可具有大于或等于1.5微米的宽度w1，而混合接合接点144可具有约0.1至10微米(比如约0.4微米)的宽度w2。混合接合连接层138与混合接合接点层140导电，且可为铝铜、铜、铝、钨、一些其他导电材料、或上述的组合。
在一些实施例中，第一集成电路芯片104a的第一混合接合连接层138a可与第一混合接合接点层140a整合及/或采用相同材料。在其他实施例中，第一混合接合连接层138a可与第一混合接合接点层140a不同及/或采用不同材料。同样地，第二集成电路芯片104b的第二混合接合连接层138b可与第二混合接合接点层140b整合及/或采用相同材料。在其他实施例中，第二混合接合连接层138b可与第二混合接合接点层140b不同及/或采用不同材料。
封环结构102配置于第一集成电路芯片104a与第二集成电路芯片104b中。封环结构102横向地围绕第一集成电路芯片104a与第二集成电路芯片104b的三维集成电路(未图示)，且由半导体基板106之一者(如第一半导体基板106a)延伸至半导体基板106之另一者(如第二半导体基板106b)，使封环结构102定义墙或阻障以保护三维集成电路。举例来说，封环结构102可保护三维集成电路免于第一集成电路芯片104a与第二集成电路芯片104b的芯片切割制程影响，及/或气体自第一集成电路芯片104a与第二集成电路芯片104b的大气环境扩散至第一集成电路芯片104a与第二集成电路芯片104b中。此外，封环结构102是由一或多个环状片段146构成，其以同心圆的方式对准。举例来说，封环结构102可包含第一环状片段146a、第二环状片段146b、第三环状片段146c、以及第四环状片段146d。
环状片段146各自横向地围绕第一集成电路芯片104a与第二集成电路芯片104b的三维集成电路，及/或各自由半导体基板106之一者延伸至半导体基板106之另一者。此外，环状片段146各自以第一线路层112、第二线路层120、第一线路间通孔层114、第二线路间通孔层122、第一装置接点层116、与第二装置接点层124定义。举例来说，第一环状片段146a可由内连线结构108中交替堆迭的装置接点、线路间通孔、以及环状线路所定义。此外，至少一环状片段146更以混合接合连接层138与混合接合接点层140定义。举例来说，第四环状片段146d可由内连线结构108中交替堆迭的装置接点、线路间通孔、与环状线路，以及第一混合接合结构132a与第二混合接合结构132b中的混合接合接点与环状连接物所定义。至少一环状片段146进一步由混合接合连接层138与混合接合接点层140所定义的优点在于，环状结构102可定义连续的墙或阻障于半导体基板106之间，以达强大的可信度与效能。
钝化层148配置于半导体基板106上并覆盖半导体基板106。举例来说，钝化层可配置于第二半导体基板106b的上表面上并与其接触。此外，一些实施例中的钝化层148使一或多个垫结构(未图示)直接位于封环结构102上。垫结构有利于三维集成电路芯片与外部装置之间的电性耦接。举例来说，钝化层148可为氧化硅、氮化硅、氮氧化硅、碳化硅、一些其他介电物、或上述的组合。
如图1b所示的一些实施例，提供图1的三维集成电路其布局图100b。如图所示，封环结构102横向地围绕三维集成电路150，并沿着三维集成电路芯片的周围横向延伸。三维集成电路150由图1a的第一集成电路芯片104a与第二集成电路芯片104b定义，且由多个半导体装置(未图示)与半导体装置之间的内连线构成。在一些实施例中，半导体装置为主动装置、及/或被动装置、及/或位于图1a的半导体基板106中、及/或位于图1a的内连线结构108中。举例来说，半导体装置可包含绝缘栅极场效晶体管或金氧半场效晶体管，其配置于图1a的半导体基板106中。在另一例中，半导体装置可包含金属-绝缘物-金属电容、电阻式随机存取存储器存储器、或螺旋电感，其配置于图1a的内连线结构108中。
如第2a至2d图所示的其他实施例，提供图1a的三维集成电路芯片的剖视图200a、200b、200c、与200d，其封环结构146的至少一(非全部)环状片段省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
如第2a与2b图的剖视图200a与200b所示，四个环状片段中的三者省略混合接合连接层138的混合接合连接物，以及混合接合接点层140的混合接合接点。特别的是在图2a的实施例中，第一环状片段146a、第二环状片段146b、与第三环状片段146c省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，但第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，在图2b的实施例中，第二环状片段146b、第三环状片段146c、与第四环状片段146d省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，但第一环状片段146a未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
虽然未图示，但其他实施例的第一环状片段146a、第二环状片段146b、与第四环状片段146d可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第三环状片段146c未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第一环状片段146a、第三环状片段146c、与第四环状片段146d可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第二环状片段146b未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
如图2c的剖视图200c所示，四个环状片段中的两者省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。特别的是在图2c的实施例中，第一环状片段146a与第三环状片段146c省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第二环状片段146b与第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
虽然未图示，但其他实施例的第一环状片段146a与第二环状片段146b可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第三环状片段146c与第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第二环状片段146b与第三环状片段146c可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第一环状片段146a与第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第三环状片段146c与第四环状片段146d可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第一环状片段146a与第二环状片段146b未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第二环状片段146b与第四环状片段146d可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第一环状片段146a与第三环状片段146c未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第一环状片段146a与第四环状片段146d可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第二环状片段146b与第三环状片段146c未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
如图2d的剖视图200d所示，四个环状片段中的一者省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。特别的是在图2d的实施例中，第二环状片段146a省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第一环状片段146a、第三环状片段146c、与第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
虽然未图示，但其他实施例的第一环状片段146a可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第二环状片段146b、第三环状片段146c、与第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第三环状片段146c可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第一环状片段146a、第二环状片段146b、与第四环状片段146d未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。此外，其他实施例的第四环状片段146d可省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点，而第一环状片段146a、第二环状片段146b、与第三环状片段146c未省略混合接合连接层138的混合接合连接物与混合接合接点层140的混合接合接点。
如图3a与3b的剖视图300a与300b所示的其他实施例，图1a的三维集成电路其封环结构包含更多或更少的环状片段。举例来说，这些实施例亦可与图2a至2d所示的实施例结合。
如图3a的剖视图300a所示，图1a的封环结构102可省略第一环状片段146a、第二环状片段146b、第三环状片段146c、与第四环状片段146d中的一或多者(非全部)。特别的是在图3a的实施例中，省略图1a的第三环状片段146c，但保留图1a的第一环状片段146a、第二环状片段146b、与第四环状片段146c。
虽然未图示，但其他实施例的封环结构102可省略一或多个环状片段的其他组合。举例来说，可省略图1a的第一环状片段146a，并保留图1a的第二环状片段146b、第三环状片段146c、与第四环状片段146d。在另一例中，可省略图1a的第二环状片段146b与第四环状片段146d，并保留图1a的第一环状片段146a与第三环状片段146c。
如图3b的剖视图300b所示，图1a的封环结构102包含一或多个额外的环状片段。特别的是图3b的实施例中，封环结构102除了包含第一环状片段146a、第二环状片段146b、第三环状片段146c、与第四环状片段146d以外，还包含第五环状片段146e。
如图4a至4c的剖视图400a、400b、与400c所示的其他实施例，提供图1a的三维集成电路芯片，其中垫结构直接配置于封环结构上。举例来说，这些实施例亦可与图2a至2d的实施例及/或图3a与3b的实施例结合。
如图4a的剖视图400a所示，钝化层148包含第一钝化子层148a与其上的第二钝化子层148b，且还包含垫层402于第一钝化子层148a与第二钝化子层148b之间。第一钝化子层148a与第二钝化子层148b为介电物，且可为氧化硅、氮化硅、氮氧化硅、碳化硅、一些其他介电物、或上述的组合。此外，第一钝化子层148a与第二钝化子层148b可为相同材料或不同材料。
垫层402包含一或多个垫结构404，其直接位于封环结构102上。举例来说，垫层402可包含第一垫结构404a与第二垫结构404b，其直接位于封环结构102上。垫结构404各自包含垫区406与通孔区408。垫区406位于第一钝化子层148a上，而第二钝化子层148b覆盖至少部分的垫区406。虽然未图示，但一些实施例中的第二钝化子层148b具有一或多个开口于垫区406上以露出垫区406。通孔区408位于第一钝化子层中，且一些实施例中的通孔区408接触第二半导体基板106b。此外，每一通孔区408的顶部边界是由第一钝化子层148a的上表面定义，且每一通孔区408延伸穿过第一钝化子层148a。
垫区406与通孔区408为导电，且可为铜、铝、铜铝、钨、一些其他导体、或上述的组合。在一些实施例中，垫区406与通孔区408可整合及/或采用相同材料。在其他实施例中，垫区406与通孔区408可不同及/或采用不同材料。此外，一些实施例中的每一垫区406具有第三宽度w3，每一通孔区408具有第四宽度w4，且第四宽度w4小于第三宽度w3。举例来说，第三宽度w3可介于约3至5微米之间(比如约3.6微米)，及/或第四宽度w4可介于约1至2微米之间(比如约1.8微米)。
将垫结构404直接配置于封环结构102上，以及进一步将额外垫结构直接配置于三维集成电路上的优点，在于三维集成电路芯片可具有高顶部利用率与小脚位。举例来说，假设三维集成电路取决于垫结构的设定数目，并假设直接位于三维集成电路上的三维集成电路芯片的上表面面积不足以包含设定数目的垫结构。在此例中，进一步采用直接位于封环结构102上的三维集成电路芯片的上表面面积，可让上表面面积包含设定数目的垫结构，而不需加大三维集成电路芯片的脚位。
如图4b的剖视图400b所示，背面的穿透基板通孔层410位于第一钝化子层148a与第二内连线结构108b之间。此外，背面的穿透基板通孔层410延伸穿过第二半导体基板106b，并包含背面的穿透基板通孔412。背面的穿透基板通孔层412为导电，且可为铜、铝、铝铜、钨、一些其他导体、或上述的组合。
背面的穿透基板通孔412直接位于封环结构102上，且横向地位于第二装置接点层124的装置接点之间。举例来说，背面的穿透基板通孔412自第一垫结构404a延伸穿过第二半导体基板106b，以达最靠近第二半导体基板106b的第二线路层，以电性耦接第一垫结构404a至第二内连线结构108b。此外，背面的穿透基板通孔412的侧壁自第一垫结构404a连续地延伸至第二线路层，且背面的穿透基板通孔412亦具有第五宽度w5(比如最大宽度)。第五宽度w5小于垫结构404的宽度(比如图4b所示的第三宽度w3与第四宽度w4)。此外，第五宽度w5可小于约2微米(比如约1.5微米)。
如图4c的剖视图400c所示，提供图4b的变化例，其背面的穿透基板通孔412为分开的锥体，比如背面的穿透基板通孔412其侧壁自第一垫结构404至第二装置接点层124为不连续。背面的穿透基板通孔412包含背面的半导体区414于第二半导体基板106b中，其自第二半导体基板106b的上表面延伸穿过第二半导体基板106b，以达第二半导体基板106b的下表面。此外，背面的穿透基板通孔412包含背面的接点区416于第二层间介电层118中，其自第二半导体基板106b的下表面延伸至最靠近第二半导体基板106b的第二线路层。
背面的半导体区414与背面的接点区416为导电，且其可为铜、铝、铝铜、钨、一些其他导体、或上述的组合。在一些实施例中，背面的半导体区414与背面的接点区416可整合及/或采用相同材料。在其他实施例中，背面的半导体区414与背面的接点区416可不同及/或采用不同材料。此外，背面的半导体区414具有第六宽度w6，背面的接点区416具有第七宽度w7，且第七宽度w7小于第六宽度w6。举例来说，第六宽度w6可介于约3至5微米之间，比如约3.4微米。举例来说，第七宽度w7可介于约1至3微米之间，比如约2.4微米。
图4b与4c中只图示单一背面的穿透基板通孔/垫结构对，但应理解一或多个额外背面的穿透基板通孔/垫结构对可直接配置于封环结构102上，并依序设置如第4b与4c图所示。举例来说，额外背面的穿透基板通孔/垫结构对可横向地相隔，并配置在直接位于封环结构102上的环中。
如图5的剖视图500所示的更详细的实施例，提供图1a的三维集成电路芯片，其封环结构102围绕三维集成电路150。举例来说，这些实施例亦可与图2a至2d的实施例、图3a与3b的实施例、图4a至4c的实施例、或上述的组合结合。
如图所示，三维集成电路150包含一或多个半导体装置502分布于半导体基板106之间，并经内连线结构108与混合接合结构132定义的导电路径彼此电性耦接。举例来说，半导体装置502可为金氧半场效晶体管、绝缘栅极场效晶体管、金属-绝缘物-金属电容、快闪记忆单元、或类似物。此外，一些实施例中的隔离区504配置于半导体基板106中，以提供半导体装置502之间的电性隔离。举例来说，隔离区504可为浅沟槽隔离区或深沟槽隔离区。
如图6至13、14a至14c、15a至15c、与16a至16d的剖视图600、700、800、900、1000、1100、1200、1300、1400a、1400b、1400c、1500a、1500b、1500c、1600a、1600b、1600c、与1600d所示，是一些实施例中三维集成电路与封环结构102的形成方法(见图12)。三维集成电路芯片包含第一集成电路芯片104a，以及位于第一集成电路芯片104a上并混合接合至第一集成电路芯片104a的第二集成电路芯片104b。此外，封环结构102是由第一集成电路芯片104a中的第一封环子结构102a(见图7)与第二集成电路芯片104b中的第二封环子结构102b(见图11)构成。
如图6至10的剖视图600、700、800、900、与1000所示，形成具有第一封环子结构102a的第一集成电路芯片104a。特别的是如图6所示的剖视图600所示，一对第一层间介电层110a形成于第一半导体基板106a上。举例来说，第一层间介电层110a的较下层覆盖第一半导体基板106a，且第一层间介电层110a的较上层实质上覆盖较下层。第一层间介电层110a的堆迭的形成方法，可为气相沉积如化学气相沉积或物理气相沉积、原子层沉积、热氧化、一些其他成长或沉积制程、或上述的组合。此外，第一层间介电层110a的组成可为氧化硅、低介电常数介电物、一些其他介电物、或类似物。
在一些实施例中，蚀刻停止层(未图示)可形成于第一层间介电层110a之间。蚀刻停止层的材料不同于第一层间介电层110a的材料，且可为氮化硅。此外，一些实施例中的第一层间介电层110a可整合及/或采用相同材料。举例来说，第一ild层110a可为相同沉积或成长的不同区。
如图7的剖视图700所示，第一线路层112a与第一装置接点层116分别形成于第一层间介电层110a中。举例来说，第一线路层112a可陷入第一层间介电层110a的较上层中，而第一装置接点层116可自第一线路层112a延伸穿过第一层间介电层110a的较下层，以达第一半导体基板106a。此外，第一线路层112a与第一装置接点层116形成为具有第一封环子结构102a的图案。
在一些实施例中，形成第一线路层112a与第一装置接点层116的制程包含：进行选择性蚀刻至第一层间介电层110a的较上层中，以形成第一开口于较上层中并定义第一线路层112a的图案。举例来说，第一选择性蚀刻可停止于第一层间介电层110a之间的蚀刻停止层上。之后进行第二选择性蚀刻至第一层间介电层110a的较下层，以形成第二开口于较下层中并定义第一装置接点层116的图案。将导电层填入第一开口与第二开口，并进行平坦化步骤使导电层的上表面与较上层的上表面共平面。如此一来，导电层将形成第一线路层112a与第一装置接点层116。举例来说，第一选择性蚀刻与第二选择性蚀刻的选择性方法可为光微影，而平坦化制程可为化学机械研磨。
虽然图6与7的动作为用以形成第一线路层112a与第一装置接点层116的双镶嵌制程，但其他实施例可改用单镶嵌制程以形成第一线路层112a与第一装置接点层116。双镶嵌制程与单镶嵌制程并不限于铜。
如图8的剖视图800所示，重复第6与7图的动作一或多次。如此一来，一或多对额外的第一层间介电层110b可堆迭于第一半导体基板106a上，且每一对的第一层间介电层110b具有额外的第一线路层112b与第一线路间通孔层114a。第一层间介电层110a与110b、第一线路层112a与112b、第一装置接点层116、与一或多个第一线路间通孔层114a一起定义第一内连线结构108a。
如图9的剖视图900所示，一对第一混合接合介电层136a形成于第一内连线结构108a上。举例来说，第一混合接合介电层136a的较下层父盖第一内连线结构108a，而第一混合接合介电层136a的较上层实质上覆盖较下层。举例来说，第一混合接合介电层136a的形成方法，可与图6中的第一层间介电层110a的形成方法相同或类似。
在一些实施例中，蚀刻停止层(未图示)形成于第一混合接合介电层136a之间。蚀刻停止层的材料不同于第一混合接合介电层136的材料，比如氮化硅。此外，一些实施例中的第一混合接合介电层136a可整合及/或采用相同材料。举例来说，第一混合接合介电层136a可为相同沉积或成长制程的不同区域。
如图10的剖视图1000所示，分别形成第一混合接合连接层138a与第一混合接合接点层140a于第一混合接合介电层136a中。举例来说，第一混合接合连接层138a可陷入第一混合接合介电层136a的较上层中，而第一混合接合接点层140a可自第一混合接合连接层138a延伸穿过第一混合接合介电层136a的较下层，以达第一内连线结构108a。此外，第一混合接合连接层138a与第一混合接合接点层140a形成为具有第一封环子结构102a的图案。第一混合接合介电层136a、第一混合接合连接层138a、与第一混合接合接点层140a一起定义第一混何接合结构132a。
在一些实施例中，形成第一混合接合连接层138a与第一混合接合接点层140a的制程，与图7中形成第一线路层112a与第一装置接点层116的制程相同或类似。此外，第9与10图中的动作为用以形成第一混合接合连接层138a与第一混合接合接点层140a的双镶嵌制程，但其他实施例可改用单镶嵌制程以形成第一混合接合连接层138a与第一混合接合接点层140a。
如图11的剖视图1100所示，形成具有第二封环子结构102b的第二集成电路芯片104b。第二集成电路芯片104b的形成方法，与第6至10图中用以形成第一集成电路芯片104a的方法类似或相同。如此一来，第二集成电路芯片104b包含第二内连线结构108b于第二半导体基板106b上，以及第二混合接合结构132b于第二内连线结构108b上。第二内连线结构108b包含一对第二层间介电层118a，而第二线路层120a与第二装置接点层124分别形成于第二层间介电层118a中。此外，第二内连线结构108b包含一或多对额外的第二层间介电层118b，其堆迭于第二半导体基板106b上并各自包含额外的第二线路层120b与第二线路间通孔层122a。第二混合接合结构132b包含一对第二混合接合介电层136b，且第二混合接合连接层138b与第二混合接合接点层140b分别位于第二混合接合介电层136b中。
如图12的剖视图1200所示，翻转第二集成电路芯片104b并将其接合至第一集成电路芯片104a，使第一混合接合结构132a与第二混合接合结构132b接合以定义混合接合。混合接合包含介电物对介电物的接合，其位于第一混合接合介电层136a与第二混合接合介电层136b之间。此外，混合接合包含导体对导体的接合，其位于第一混合接合连接层138a与第二混合接合连接层138b之间。第一封环子结构102a与第二封环子结构102b一起定义封环结构102。举例来说，用以接合第二集成电路芯片104b至第一集成电路芯片104a的制程，可包含熔融接合制程及/或金属化接合制程。
如图13的剖视图1300所示，平坦化制程进行至第二半导体基板106b以使其薄化至厚度tb。举例来说，平坦化制程可为化学机械研磨及/或回蚀刻。
同样如图13的剖视图1300所示，形成钝化层148以覆盖第二集成电路芯片104。举例来说，钝化层148的形成方法可为气相沉积如化学气相沉积或物理气相沉积、原子层沉积、热氧化、一些其他成长或沉积制程、或上述的组合。此外，钝化层148的组成可为氧化硅、氮化硅、一些其他介电物、或上述的组合。
如图14a至14c的剖视图1400a、1400b、与1400c所示的一些实施例中，一或多个垫结构404(见图14b与14c)形成于钝化层148中。特别的是如图14a的剖视图1400a所示，在进行坦化步骤至第二半导体基板106b之后，形成钝化层148的第一钝化子层148a以覆盖第二集成电路芯片104b。举例来说，第一钝化子层148a的形成方法可为气相沉积如化学气相沉积或物理气相沉积、原子层沉积、热氧化、一些其他成长或沉积制程、或上述的组合。此外，第一钝化子层148a的组成可为氧化硅、氮化硅、一些其他介电物、或上述的组合、或类似物。
同样如图14a的剖视图1400a所示，进行选择性蚀刻至第一钝化子层148a中，以形成一或多个垫开口1402。垫开口1402直接位于封环结构102上。垫开口1402对应垫结构404(见图14b与14c)，并延伸穿过第一钝化子层148a以达第二半导体基板106b的背面。此外，此外，垫开口1402各自具有第三宽度w3，其可介于约1至3微米之间。举例来说，选择性蚀刻的选择性方法可为光微影。
如图14b的剖视图1400b所示，形成垫层402以填入垫开口1402并覆盖第一钝化子层148a。举例来说，垫层402的形成方法可为气相沉积、原子层沉积、电化学电镀、一些其他成长或沉积制程、或上述的组合。此外，垫层402为导电，且可为铝、铜、铝铜、一些其他导电材料、或上述的组合。
同样如图14b的剖视图1400b所示，进行选择性蚀刻至垫层402以定义直接位于封环结构102上的垫结构404。举例来说，选择性蚀刻可定义第一垫结构404a与第二垫结构404b。举例来说，选择性蚀刻的选择性方法可为光微影。垫结构404各自包含垫区406于第一钝化层148a上，以及通孔区408填入对应的垫开口1402(见图14a)中。举例来说，垫区406具第三宽度w3，其可介于约3至5微米之间。通孔区408可具有第四宽度w4，其与垫开口1402的宽度相同。
虽然未图示，但其他实施例可进行平坦化制程(如化学机械研磨)至垫层402，使垫层402的上表面与第一钝化子层148a的上表面共平面，并形成通孔区408。之后可形成另一垫层(未图示)于垫层402及第一钝化子层148a上，接着进行选择性蚀刻图案化另一垫层以定义垫区406。举例来说，另一垫层可为导电，且其材料可与垫层402相同或不同。
如图14c的剖视图1400c所示，形成钝化层148的第二钝化子层148b以覆盖第一钝化子层148a与垫层402。举例来说，第二钝化子层148b的形成方法可为气相沉积如化学气相沉积或物理气相沉积、原子层沉积、热氧化、一些其他成长或沉积制程、或上述的组合。此外，第二钝化子层148b可为氧化硅、氮化硅、一些其他介电物、上述的组合、或类似物。
如图15a至15c的剖视图1500a、1500b、与1500c的一些实施例所示，形成背面的穿透基板通孔(见图15b与15c)以延伸穿过第二半导体基板106b。特别的是如图15a所示的剖视图1500a，进行选择性蚀刻至第二半导体基板106b与第二层间介电层118a，以形成背面的穿透基板通孔开口1502。背面的穿透基板通孔开口1502直接位于封环结构102上，并横向地位于第二装置接点层124中的相邻两装置接点之间。此外，形成背面的穿透基板通孔开口1502以延伸至最靠近第二半导体基板106b的第二线路层120a，以露出第二线路层120a。举例来说，背面的穿透基板通孔开口1502具有第五宽度w5，其可介于约1至3微米之间，比如小于约2微米。举例来说，选择性蚀刻的选择性方法可为光微影。
如图15b的剖视图1500b所示，形成背面的穿透基板通孔层410，其具有背面的穿透基板通孔412填入背面的穿透基板通孔开口1502(见图15a)。举例来说，背面的穿透基板通孔层410为导电，且其可为铝、铜、铝铜、一些其他导电材料、上述的组合、或类似物。
在一些实施例中，用以形成背面的穿透基板通孔层410的制程包含：形成背面的穿透基板通孔层410填入背面的穿透基板通孔开口1502中，并覆盖第二半导体基板106b。举例来说，背面的穿透基板通孔410的形成方法可为气相沉积、原子层沉积、电化学电镀、一些其他成长或沉积制程、或上述的组合。接着进行平坦化制程至背面的穿透基板通孔层410中，使背面的穿透基板通孔层410与第二半导体基板106b的上表面共平面，进而形成背面的穿透基板通孔412。举例来说，上述平坦化步骤可为化学机械研磨。
如图15c的剖视图1500c所示，形成钝化层148以覆盖第二半导体基板106b与背面的穿透基板通孔层410。钝化层148包含第一钝化子层148a，与位于第一钝化子层148a上的第二钝化子层148b。此外，垫层402形成于第一钝化子层148a与第二钝化子层148b之间。垫层402包含第一垫结构404a于部分第一钝化子层148a上，并延伸穿过第一钝化子层148a以达背面的穿透基板通孔412。举例来说，用以形成钝化层148与垫层402的制程可如前述的第14a至14c图所示。
如图16a至16d的剖视图1600a、1600b、1600c、与1600d所示的其他实施例，形成背面的穿透基板通孔以延伸穿过第二半导体基板106b。特别的是如图16a的剖视图1600a所示，进行第一选择性蚀刻至第二半导体基板106b以形成背面的半导体开口1602。背面的半导体开口1602直接位于封环结构102上，并延伸至第二层间介电层118a。举例来说，背面的半导体开口1602具有第六宽度w6，其可介于约2至5微米之间，比如小于约3.4微米。举例来说，第一选择性蚀刻的选择性方法可为光微影。
值得注意的是，一些前述实施例的第二装置接点层124具有直接位于第二集成电路芯片104b的区域下的装置接点，以对应背面的半导体开口1602。在一些其他实施例中，可省略装置接点。
如图16b的剖视图1600b所示，进行第二选择性蚀刻至第二层间介电层118a与第二装置接点层124中，以形成直接位于封环结构102上的背面的接点开口1604。此外，背面的接点开口1604延伸至最靠近第二半导体基板106b的第二线路层120a，以露出第二线路层120a。背面的接点开口1604具有第七宽度w7，其小于背面的半导体开口1602的宽度。举例来说，第七宽度w7可介于约1至3微米之间，比如约2.4微米。举例来说，第二选择性蚀刻的选择性方法可为光微影。
如图16c的剖视图1600c所示，形成背面的穿透基板通孔层410，其具有背面的穿透基板通孔412填入背面的半导体开口1602(见图16b)与背面的接点开口1604(见图16b)。背面的穿透基板通孔层410为导电，其可为铝、铜、铝铜、一些其他导电材料、上述的组合、或类似物。背面的穿透基板通孔层410的形成方法可如前述的图15b所示。
如图16d的剖视图1600d所示，形成钝化层148以覆盖第二半导体基板106b与背面的穿透基板通孔层410。钝化层148包含第一钝化子层148a，与覆盖第一钝化子层148a的第二钝化子层148b。此外，垫层402形成于第一钝化子层148a与第二钝化子层148b的间。垫层402包含第一垫结构404a，其位于部分的第一钝化子层148a上并延伸穿过第一钝化子层148a以达背面的穿透基板通孔412。举例来说，形成钝化层148与垫层402的制程可如前述的图14a至14c所示。
如图17的剖视图1700所示的一些实施例，提供图6至13、14a至14c、15a至15c、与16a至16d的结构的形成方法。
在步骤1702中，形成具有第一封环结构的第一集成电路芯片。举例来说，上述结构可见图6至10。在步骤1702a中，第一内连线结构形成于第一半导体基板上。第一内连线结构形成以包含定义部分的第一封环结构的第一线路层与第一通孔层的交替堆迭。举例来说，上述结构可见第6至8图。在步骤1702b中，第一混合接合结构形成于第一内连线结构上。第一混合接合结构形成以包含第一混合接合接点层与其上的第一混合接合连接层。此外，第一混合接合接点层与第一混合接合连接层定义部分的第一封环结构。举例来说，上述结构可见第9与10图。
在步骤1704中，形成具有第二封环结构的第二集成电路芯片。举例来说，上述结构可见图11。在步骤1704a中，第二内连线结构形成于第二半导体基板上。第二内连线结构是由定义部分第二封环结构的第二线路层与第二通孔层交替堆迭而成。举例来说，上述结构可见图11。在步骤1704b中，第二混合接合结构形成于第二内连线结构上。第二混合接合结构形成以包含第二混合接合接点层与其上的第二混合接合连接层。此外，第二混合接合接点层与第二混合接合连接层定义部分的第二封环结构。举例来说，上述结构可见图11。
在步骤1706中，翻转第二集成电路芯片并将其接合至第一集成电路芯片，使第二封环结构在混合接合界面处直接位于第一封环结构上并与其接触。上述混合接合界面位于第一混合接合结构与第二混合接合结构之间。举例来说，上述结构可见图12。
在步骤1708中，形成钝化层于第二半导体基板上。举例来说，上述结构可见图13。在一些实施例中，在薄化第二半导体基板的前可先形成钝化层。举例来说，上述薄化步骤可为平坦化步骤如化学机械研磨。
如图18a至18c的流程图1800a、1800b、与1800c所示的多种实施例，提供图17中的步骤1706后的其他方法。举例来说，多种实施例的方法可取代图17中的步骤1708或与其同时进行，以形成第二集成电路芯片上的背面结构。
如图18a的流程图1800a所示，垫结构形成于第二半导体基板上。在步骤1802中，第一钝化层形成于第二半导体结构上。举例来说，上述结构可见图14a。在步骤1804中，进行蚀刻至第一钝化层中，以形成垫开口延伸穿过第一钝化层，并露出直接位于第一封环结构与第二封环结构上的第二半导体基板。举例来说，上述结构可见图14a。在步骤1806中，垫结构填入垫开口中并位于部分第一钝化层上。举例来说，上述结构可见图14b。举例来说，垫结构的形成方法可包含形成垫层以覆盖第一钝化层并填入垫开口，且可进一步图案化垫层以定义垫结构于垫层中。在步骤1808中，形成第二钝化层以覆盖垫结构与第一钝化层。举例来说，上述结构可见图14c。
如图18b的流程图1800b所示，具有连续侧壁的穿透基板通孔是形成于第二集成电路芯片上，接着形成垫结构。在步骤1810中，进行第一蚀刻至第二半导体基板与第二内连线结构中，以形成直接位于第一封环结构与第二封环结构上的穿透基板通孔，其露出第二内连线结构中的线路层。举例来说，上述结构可见图15a。在步骤1812中，穿透基板通孔形成于穿透基板通孔开口中，且直接位于第一封环结构与第二封环结构上。举例来说，上述结构可见图15b。举例来说，形成穿透基板通孔的步骤可包含形成穿透基板通孔层以覆盖第二半导体基板并填入通孔开口中，且可进一步使垫层的上表面及第二半导体基板的上表面共平面，以定义穿透基板通孔。在步骤1802中，第一钝化层形成于第二半导体结构与穿透基板通孔上。举例来说，上述结构可见图15c。在步骤1805中，垫结构形成于部分第一钝化层上，并延伸穿过第一钝化层以直接位于穿透基板通孔上。举例来说，上述结构可见图15c。垫结构的形成方法可参考图18a的步骤1804与1806。在步骤1808中，形成第二钝化层以覆盖垫结构与第一钝化层。举例来说，上述结构可见图15c。
如图18c所示的流程图1800c，提供图18b的变化例，其穿透基板通孔具有不连续的侧壁。在步骤1810a中，进行第一蚀刻至第二半导体基板中以形成半导体开口，其直接位于第一封环结构与第二封环结构上，并延伸穿过第二半导体基板以露出第二内连线结构。举例来说，上述结构可见图16a。在步骤1810b中，经由第一开口进行第二蚀刻至第二内连线结构中，以形成接点开口露出第二内连线结构中的线路层。举例来说，上述结构可见图16b。在步骤1812中，穿透基板通孔形成于半导体开口与接点开口中，且直接位于第一封环结构与第二封环结构上。上述结构可见图16c。接着进行图18b中的步骤1802、1805、与1808。上述结构可见图16d。
虽然图17、18a、18b、与18c的流程图1700、1800a、1800b、与1800c具有一是列的动作与事件，但应理解附图中动作与事件的顺序并非用以局限本发明。举例来说，可采用附图及/或说明以外的不同顺序进行一些动作及/或与其他动作同时进行。此外，上述的一或多个实施例不需进行所有的动作，且一或多个动作可进行于一或多个分开的动作及/或态样中。
综上所述，本发明一些实施例提供的三维集成电路芯片。第一集成电路芯片包含第一半导体基板、第一内连线结构位于第一半导体基板上、以及第一混合接合结构位于第一内连线结构上。第一混合接合结构包含混合接合连接层，以及自混合接合连接层延伸至第一内连线结构的混合接合接点层。第二集成电路芯片位于第一集成电路芯片上。第二集成电路芯片包含第二半导体基板、第二混合接合结构，以及第二内连线结构位于第二半导体基板与第二混合接合结构之间。第二混合接合结构在混合接合界面接触第一混合接合结构。封环结构位于第一集成电路芯片与第二集成电路芯片中。封环结构自第一半导体基板延伸至第二半导体基板。此外，混合接合接点层定义部分封环结构。
在一些实施例中，其中该封环结构为导电，且定义穿过混合接合接点层的导电路径，其分别自第一内连线结构至第二内连线结构。
在一些实施例中，其中该第一内连线结构包含一第一层间介电层、多个第一线路层、以及多个第一通孔层，其中该些第一线路层与该些第一通孔层交替堆迭于该第一层间介电层中，且其中该第一混合接合连接层延伸至最顶部的该些第一线路层。
在一些实施例中，其中该第二内连线结构包含一第二层间介电层、多个第二线路层、与多个第二通孔层，其中该些第二线路层与该些第二通孔层交替堆迭于该第二层间介电层中，且其中该第二混合接合结构包含一第二混合接合连接层与一第二混合接合接点层，且该第二混合接合接点层自该第二混合接合连接层延伸至该第二内连线结构。
在一些实施例中，其中该第一混合接合结构与该第二混合接合结构各自包含接触该混合接合界面的混合接合介电层，其中该第二混合接合结构包含一第二混合接合连接层在该混合接合界面接触该第一混合接合连接层，且其中该第一混合接合连接层与该第二混合接合连接层各自陷入该些混合接合介电层中，使该第一混合接合连接层、该第二混合接合连接层、与该些混何接合介电层在该混合接合界面处齐平。
在一些实施例中，还包括：
一钝化层，覆盖该第一集成电路芯片与该第二集成电路芯片；以及
一垫结构，直接位于该封环结构上，其中该垫结构位于部分该钝化层上，并延伸穿过该钝化层以达第二半导体基板。
在一些实施例中，还包括：
一穿透基板通孔，自该垫结构延伸穿过该第二半导体基板以达该第二内连线结构，其中自该垫结构至该第二内连线结构的该穿透基板通孔的侧壁为连续状。
在一些实施例中，还包括：
一穿透基板通孔，自该垫结构延伸穿过该第二半导体基板以达该第二内连线结构，其中自该垫结构至该第二内连线结构的该穿透基板通孔的侧壁为不连续状。
在一些实施例中，其中该封环结构包括多个环状片段以同心圆的方式对准，其中该些环状片段之一者包含该混合接合接点层的多个混合接合接点，以及该混合接合连接层的多个混合接合连接物，且其中该些环状片段之另一者不包含该混合接合接点层的该些混合接合接点，以及该混合接合连接层的该些混合接合连接物。
在一些实施例中，还包括：
一三维集成电路，配置于该第一三维集成电路芯片与该第二三维集成电路芯片中，其中该封环结构横向地围绕并保护该三维集成电路。
此外，本发明其他实施例提供三维集成电路芯片的形成方法。形成具有第一封环结构的第一集成电路芯片，包括：形成第一内连线结构于第一半导体基板上、形成第一混合接合接点层于第一内连线结构上、以及形成第一混合接合连接层于第一混合接合接点层上。第一内连线结构、第一混合接合接点层、与第一混合接合连接层定义第一封环结构。形成具有第二封环结构的第二集成电路芯片，包括：形成第二内连线结构于第二半导体基板上、形成第二混合接合接点层于第二内连线结构上、以及形成第二混合接合连接层于第二混合接合接点层上。第二内连线结构、第二混合接合接点层、与第二混合接合连接层定义第二封环结构。翻转第二集成电路芯片并将第二集成电路芯片接合至第一集成电路芯片，使第二封环结构直接位于第一封环结构上，且第二封环结构在第一混合接合连接层与第二混合接合连接层之间的混合接合界面接触第一封环结构。
在一些实施例中，其中形成该第一内连线结构的步骤包括：形成多个通孔层与多个连线层的交替堆迭于该第一半导体基板上，其中该第一混合接合接点层形成于该些连线层的最顶部上并与其接触，且其中该第二混合接合连接层形成于该第一混合接合接点层上并与其接触。
在一些实施例中，其中该第一集成电路芯片的形成步骤中，该第一封环结构定义自该第一半导体基板至该第一混合接合连接层的导电路径。
在一些实施例中，还包括：
形成一钝化层以覆盖该第一集成电路芯片与该第二集成电路芯片；
进行一第一蚀刻至该钝化层，以形成一垫开口直接位于该第一封环结构与该第二封环结构上，其中该垫开口露出该第二半导体基板；
形成一垫层以填入该垫开口并覆盖该钝化层；以及
进行一第二蚀刻至该垫层，以定义一垫结构于该垫开口中。
在一些实施例中，还包括：
进行一蚀刻至该第二半导体基板与该第二内连线结构以形成一通孔开口，其中该通孔开口露出该第二内连线结构中的一线路层，且直接位于该第一封环结构与该第二封环结构上；
形成一穿透基板通孔以填入该通孔开口，且该穿透基板通孔的上表面与该第二半导体基板的上表面齐平；
形成一钝化层于该第二半导体基板与该穿透基板通孔上；以及
形成一垫结构，其直接位于该穿透基板通孔上，其中该垫结构位于部分该钝化层上，并延伸穿过该钝化层以达该穿透基板通孔。
在一些实施例中，还包括：
进行一第一蚀刻至该第二半导体基板以形成一半导体开口，其中该半导体开口直接位于该第一封环结构与该第二封环结构上；
经由该第二开口进行一第二蚀刻至该第二内连线结构以形成一接点开口，其中该接点开口露出该第二内连线结构中的一线路层，且该接点开口的宽度小于该半导体开口的宽度；以及
形成一穿透基板通孔填入该半导体开口与该接点开口，且该穿透基板通孔的上表面与该第二半导体基板的上表面齐平。
在一些实施例中，还包括：
形成一钝化层于该第二半导体基板与该穿透基板通孔上；以及
形成一垫结构，其直接位于该穿透基板通孔上，其中该垫结构位于部分该钝化层上，且延伸穿过该钝化层以达该穿透基板通孔。
在一些实施例中，其中该第一封环结构包括同心圆的多个环状片段，其中该第一混合接合接点层与该第一混合接合连接层各自具有多个混合接合接点与多个混合接合连接物于该些环状片段的第一者中，且其中该第一混合接合接点层与该第一混合接合连接层不具有该些混合接合接点与该些混合接合连接物于该些环状片段的第二者中。
本发明其他实施例提供三维集成电路芯片。第二集成电路芯片位于第一集成电路芯片上。第一集成电路芯片与该第二集成电路芯片各自包含半导体基板、半导体基板之间的内连线结构，以及内连线结构之间的混合接合结构。内连线结构包含多个线路层与多个通孔层的交替堆迭。混合接合结构各自包含混合接合介电层、混合接合连接层、与混合接合接点层。混合接合介电层接触第一集成电路芯片与第二集成电路芯片之间的混合接合界面。混合接合介电层中的该些混合接合连接层在混合接合界面接触。混合接合接点层各自由混合接合连接层延伸至内连线结构。导电的封环结构位于第一集成电路芯片与第二集成电路芯片中。导电的封环结构延伸于半导体基板之间，以定义围绕第一集成电路芯片与第二集成电路芯片内部的阻障。导电封环结构是由线路层、通孔层、混合接合连接层、与混合接合接点层所定义。
在一些实施例中，其中该导电封环结构包括以同心圆对准的多个环状片段，其中该些环状片段之一者包含该些混合接合接点层的多个混合接合接点与该些混合接合连接层的多个混合接合连接物，且其中该些环状片段之另一者不包含该些混合接合接点层的多个混合接合接点与该些混合接合连接层的多个混合接合连接物。
上述实施例的特征有利于本技术领域技术人员理解本发明实施例。本技术领域技术人员应理解可采用本发明实施例作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域技术人员亦应理解，这些等效置换并未脱离本发明实施例的精神与范畴，并可在未脱离本发明实施例的精神与范畴的前提下进行改变、替换、或变动。