半导体装置的形成方法与流程

本公开涉及一种半导体装置的形成方法，且特别涉及一种形成多层掩模(multi-layermask)的方法。

背景技术：

集成电路的制造通常包括多个光微影工艺。随着集成电路的尺寸大幅缩小，需要更严格地控制集成电路的临界尺寸。临界尺寸为晶片中晶体管的栅极电极的最小宽度。可参照上述临界尺寸形成金属层。

在传统的工艺中为了控制临界尺寸(其基本上控制了所形成的特征的尺寸)，于晶片上会形成三层掩模(tri-layermask)。上述三层掩模包括底层、底层上的中间层、以及中间层上的光致抗蚀剂。使用光微影光掩模曝光上述光致抗蚀剂，上述光微影光掩模包括不透光的图案及透光的图案。接着，经由显影步骤图案化上述光致抗蚀剂。图案化的光致抗蚀剂被用来充当上述中间层的蚀刻掩模。接着，图案化的中间层被用来充当蚀刻上述底层的蚀刻掩模。图案化的底层被用来充当蚀刻其下方膜层的蚀刻掩模。

技术实现要素：

本公开包括一种半导体装置的形成方法，其包括形成第一绝缘层于基板之上，上述第一绝缘层具有非平坦的顶表面，上述第一绝缘层具有第一蚀刻速率；形成第二绝缘层于第一绝缘层上，上述第二绝缘层具有非平坦的顶表面，上述第二绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于第一蚀刻速率；研磨第二绝缘层，上述的研磨步骤移除了部分的第二绝缘层；以及非选择性地凹蚀第一绝缘层及第二绝缘层。

本公开亦包括一种半导体装置的形成方法，其包括形成目标结构于基板上；形成第一富碳层于上述目标结构之上，上述第一富碳层具有第一蚀刻速率；对第一富碳层进行退火处理；形成绝缘层于第一富碳层之上，上述绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于第一蚀刻速率；对上述绝缘层进行退火处理；研磨上述绝缘层直到至少露出部分的上述第一富碳层；以及非选择性地蚀刻上述第一富碳层及绝缘层。

本公开亦包括一种半导体装置的形成方法，其包括以第一旋涂碳材料(soc)涂布基板，上述第一旋涂碳材料具有非平坦的顶表面；在上述第一旋涂碳材料上进行第一退火工艺；形成绝缘层于第一旋涂碳材料上，上述绝缘层具有非平坦的顶表面；在上述绝缘层上进行第二退火工艺；在上述绝缘层上进行化学机械研磨工艺，在上述化学机械研磨工艺之后，至少部分的绝缘层残留于第一旋涂碳材料之上；以及非选择性地薄化上述第一旋涂碳材料以及绝缘层以形成薄化的第一旋涂碳材料，上述薄化的第一旋涂碳材料具有平坦的顶表面。

附图说明

以下将配合所附附图详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。

图1a-图1e是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。

图2为根据本公开的一些实施例所绘示的形成多层掩模的方法的流程图。

图3a-图3f是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。

图4为根据本公开的一些实施例所绘示的形成多层掩模的方法的流程图。

附图标记说明：

100、300～半导体结构

101～基底层

103～目标结构

105～基板

107～有源及/或无源装置

109～互连结构

111～元件

113～凹口

115～多层掩模的底层

117～绝缘层

119～第一中间层

121～第二中间层

123～顶层

125～多层掩模层

200、400～方法

201、203、205、207、209、211、213、215、401、403、405、407、409、411、413、415、417～步骤

301～蚀刻停止层

具体实施方式

以下公开许多不同的实施方法或是例子来实行本公开的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。

此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

将以具体的脉络来描述实施例，亦即半导体结构的多层掩模以及其形成方法。特别地，将于此处描述一种平坦化多层掩模的底层的方法。于此处所描述的实施例并非限定于平坦化多层掩模的底层，其亦可用来平坦化半导体结构的其他膜层。

图1a-图1e是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。请参照图1a，其绘示出半导体结构100的一部分。半导体结构100可为制造集成电路时的中间结构(intermediatestructure)。在一些实施例中，半导体结构100可包括基底层101及基底层101上的目标结构103。在一些实施例中，目标结构103包括多个具有不规则间距(irregularspacings)的元件111，使得基底层101上的元件111的密度不均匀。在所描绘的实施例中，元件111具有相同的宽度及高度。在替代的实施例中，元件111可具有不同的宽度及/或不同的高度。相应地，半导体结构100亦可称为形貌半导体结构(topographicsemiconductorstructure)100。如后文将更详述的内容，多层掩模(于图1a中并未绘示，请参照图1e中的多层掩模125)形成于目标结构103之上。

在一些实施例中，基底层101可包括基板105。举例而言，基板105可包括掺杂或未掺杂的块状硅(bulksilicon)或绝缘层上半导体(semiconductor-on-insulator，简称soi)基板的有源层。普遍而言，绝缘层上半导体基板包括一层形成于绝缘层上的半导体材料(例如:硅)。举例而言，上述绝缘层可为埋藏氧化物层(buriedoxidelayer，简称boxlayer)或氧化硅层。提供上述绝缘层于基板(例如:硅或玻璃基板)上。作为替代方案，基板105可包括其他元素半导体(例如:锗)、化合物半导体(包括碳化硅(siliconcarbide)、砷化镓(galliumarsenic)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)、及/或锑化铟(indiumantimonide))、合金半导体(包括sige、gaasp、alinas、algaas、gainas、gainp、及/或gainasp)或上述的组合。亦可使用其他基板，例如:多层(multi-layered)基板或梯度(gradient)基板。

在一些实施例中，形成一或多个有源及/或无源装置107(如图1a所绘示的单一晶体管)于基板105之上。上述的一或多个有源及/或无源装置107可包括各种n型金属氧化物半导体导体(nmos)及/或p型金属氧化物半导体导体(pmos)装置，例如:晶体管、电容器、电阻器、二极管、光二极管(photo-diodes)、保险丝(fuses)、以及类似的装置。所属领域具通常知识者将理解上述所提供的例子仅是为了达到说明的目的，而非以任何方式限定本公开。在特定的应用中亦可使用其他合适的电路系统(circuitry)。

在一些实施例中，基底层101可还包括于上述一或多个有源及/或无源装置107上的互连结构109。互连结构109可包括层间介电层(inter-layerdielectriclayer，简称ildlayer)及/或金属间介电层(inter-metaldielectriclayers，简称imdlayers)(并未绘示出上述层间介电层或金属间介电层)，上述层间介电层及金属间介电层包含使用任何适当方法(例如:镶嵌(damascene)、双镶嵌(dualdamascene)或类似的方法)所形成的导电特征(例如:导线及导孔，其包括铜、铝、钨、上述的组合、以及类似的导电材料)。层间介电层及金属间介电层可包括设置于上述导电特征之间的低介电常数介电材料，举例而言，其介电常数的数值(kvalue)约低于4.0或甚至低于2.0。在一些实施例中，举例而言，可以磷硅酸盐玻璃(phosphosilicateglass；psg)、硼磷硅玻璃(borophosphosilicateglass；bpsg)、氟硅玻璃(fluorinatedsilicateglass；fsg)、sioxcy、旋转涂布玻璃(spin-on-glass)、旋转涂布高分子(spin-on-polymers)、碳硅材料(siliconcarbonmaterial)、上述材料的化合物、上述材料的混合物、上述材料的组合或类似的材料形成层间介电层及金属间介电层，其可以任何适当的方法形成，例如:旋转涂布法(spin-oncoating)、化学气相沉积法(chemicalvapordeposition，简称cvd)、等离子体辅助化学气相沉积(plasma-enhancedcvd，简称pecvd)或类似的方法。互连结构109电性互连上述一或数个有源及/或无源装置107以于半导体结构100中形成功能性的电路。

请参照图1a，形成目标结构103于基底层101之上。在一些实施例中，基底层101可只包括基板105及上述一或多个有源及/或无源装置107，使得目标结构103直接形成于基板105之上。目标结构103可包括多个由半导体材料所形成的条状物(strips)111。在上述的实施例中，上述多个条状物111可形成为鳍式场效晶体管(finfield-effecttransistors，简称finfets)的鳍片。可使用可被用来形成基板105的半导体材料形成上述多个条状物111。在一些实施例中，可以相同的半导体材料形成上述多个条状物111以及基板105。在替代的实施例中，可以不同的半导体材料形成上述多个条状物111及基板105。在一些实施例中，上述多个条状物111可为基板105的一部分。在上述的实施例中，图案化基板105以形成多个凹口(recess)113，使得相邻凹口113之间的基板105的部分形成了上述多个条状物111。在替代的实施例中，举例而言，可外延成长半导体材料于基板105上以形成上述多个条状物111。

在一些实施例中，目标结构103可包括多个形成于基板105上的晶体管的栅极111。在上述实施例中，基底层101可只包括基板105及上述一或多个有源及/或无源装置107，使得目标结构103直接形成于基板105之上。在一些实施例中，上述多个栅极111可各自包括栅极介电层及位于栅极介电层上的栅极电极层(未绘示)。上述栅极介电层可包括一或多层的高介电常数介电材料。一般而言，高介电常数介电材料的介电常数(k-value)高于3.9。举例而言，栅极介电层可包括一或多层的金属(hf、al或zr)氧化物或硅酸盐、上述的组合、上述的多层结构或类似的材料。其他适当的材料包括la、mg、ba、ti或pb的金属氧化物、合金氧化物(metalalloyedoxides)、上述的组合或类似的材料。在一些实施例中，可使用原子层沉积法(atomiclayerdeposition，简称ald)、化学气相沉积法、等离子体辅助化学气相沉积法、分子束沉积(molecular-beamdeposition，简称mbd)、类似的方法或上述的组合以形成上述的栅极介电层。上述栅极电极层可包括金属材料(例如:金、银、铝、铜、钨、钼、镍、钛、上述的合金或类似的材料)，且可使用物理气相沉积法(physicalvapordeposition，简称pvd)、原子层沉积法、类似的方法或上述的组合形成上述栅极电极层。在其他实施例中，亦可使用导电材料(例如:掺杂多晶硅)以形成栅极电极层。

在一些实施例中，目标结构103可为硬掩模，其可于图案化目标结构103下方的膜层时用来充当蚀刻掩模。在一些实施例中，硬掩模可包括一或多层的氧化物(例如:氧化硅)、氮化物(例如:sin)、氮氧化硅(例如:sion)、类似的材料或上述的组合，且可使用化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成上述的硬掩模。举例而言，可使用硬掩模以形成基板105上晶体管的栅极。在上述实施例中，下方的膜层可包括栅极介电层及/或栅极介电层上的栅极电极层，上述的栅极介电层及栅极电极层形成于基板105之上。在其他实施例中，下方的膜层可为互连结构109的层间介电层。在上述实施例中，使用上述硬掩模图案化层间介电层以形成开口于层间介电层中。可使用适当的导电材料填充上述开口以形成接触插塞(contactplug)，其提供了至上述一或多个有源及/或无源装置107的电性连接。在替代的实施例中，下方的膜层可为互连结构109的目标金属间介电层。在上述实施例中，使用上述硬掩模图案化目标金属间介电层以形成开口于目标金属间介电层中。可使用适当的导电材料填充上述开口以形成内连线(interconnects，例如:导线、及导孔)于目标金属间介电层中。在一些实施例中，目标金属间介电层可为互连结构109的任一金属间介电层。

前文所述的目标结构103及其下方的膜层的特定例子仅是为了达到说明的目的。在其他实施例中，目标结构103可为任何形成于基底层101上的结构，且多层掩模(例如:图1a中所绘示的多层掩模125)形成于目标结构103之上。

参照图1a，形成多层掩模125的底层115(如图1e所示)于目标结构103之上。在一些实施例中，底层115的厚度可为约至约而底层115的顶表面可为非平坦(non-planar)的表面。在一些实施例中，底层115包括富碳的膜层(carbon-richlayer)。在一些实施例中，底层115可包括富碳的高分子材料，且可使用旋转涂布法形成。在上述实施例中，底层115亦可称作旋涂碳层(spin-oncarbonlayer，简soclayer)115。在替代的实施例中，可使用化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成富碳的高分子层。在其他实施例中，底层115可包括非晶碳材料(amorphouscarbonmaterial)，且可使用化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成非晶碳材料层。在一些实施例中，底层115中的碳原子分数(atomicfraction)约大于0.5。

在一些实施例中，对底层115进行退火处理。可于约150℃至600℃的温度下，在退火气氛中对底层115进行退火处理约1分钟至2小时。退火气体可包括空气、n2、o2、h2、n2/h2、n2/o2、h2/o2、上述的组合或类似的气体。在一些实施例中，可使用单一退火工艺对底层115进行退火处理。在其他实施例中，可使用多个退火工艺对底层115进行退火处理。在一些实施例中，使用两个退火工艺对底层115进行退火处理，其中的第一退火工艺可于低温(约150℃至350℃)之下进行，且其第一退火时间约为1分钟至2小时，而其中的第二退火工艺可于高温之下进行(约350℃至600℃)，且其第二退火时间约为1分钟至2小时。

请参照图1a，于基底层101上，底层115可具有不均匀的厚度，其归因于基底层101上的目标结构103的不均匀的密度及/或高度。在一些实施例中，在目标结构103的高密度部分上的底层115的厚度大于在目标结构103的低密度部分上的底层115的厚度。因此，在一些实施例中，底层115的顶表面可为非平坦的表面。如后文将详述的内容，平坦化底层115的顶表面。在一些实施例中，可形成底层115于基底层101上至一厚度，使得在平坦化底层115的顶表面之后，底层115延伸至高于目标结构103的最高表面。

请参照图1b，形成绝缘层117于底层115之上。在一些实施例中，绝缘层117的厚度可为约至且绝缘层117的顶表面可为非平坦的表面。在一些实施例中，绝缘层117可包括富碳材料。在一些实施例中，绝缘层117可包括富碳的高分子材料，且可使用旋转涂布法形成。在上述实施例中，绝缘层117亦可称作旋涂碳层117。在替代的实施例中，可使用化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成富碳高分子层。在其他实施例中，绝缘层117可包括非晶碳材料，且可使用化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成。在一些实施例中，绝缘层117包括富碳材料，且绝缘层117中的碳原子分数约大于0.5。

在替代的实施例中，绝缘层117可包括介电材料。适当的介电材料可包括氧化物(例如:氧化硅、hfo2、zro2、la2o3,al2o3、tio2、ta2o5或类似的材料)、氮化物(例如:sin或类似的材料)、碳化物(例如:sic或类似的材料)、氮氧化物(例如:sion、alon或类似的材料)、碳氧化物(例如:sioc或类似的材料)、碳氮化物(例如:sicn或类似的材料)、碳氧氮化物(例如:sionc或类似的材料)、上述的组合或类似的材料。可使用旋转涂布法、化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成上述介电材料。

在一些实施例中，对绝缘层117进行退火处理。可于约150℃至600℃的温度下，在退火气氛中对绝缘层117进行退火处理约1分钟至2小时。退火气体可包括空气、n2、o2、h2、n2/h2、n2/o2、h2/o2、上述的组合或类似的气体。在一些实施例中，可使用单一退火工艺对绝缘层117进行退火处理。在其他实施例中，可使用多个退火工艺对绝缘层117进行退火处理。在一些实施例中，使用两个退火工艺对绝缘层117进行退火处理，其中的第一退火工艺可于低温(约120℃至350℃)之下进行，且其第一退火时间约为1分钟至2小时，而其中的第二退火工艺可于高温之下进行(约350℃至600℃)，且其第二退火时间约为1分钟至2小时。

在一些实施例中，可选择绝缘层117及底层115的材料，使得绝缘层117的蚀刻速率可大于底层115的蚀刻速率。在一些实施例中，底层115上的绝缘层117的蚀刻选择性(etchselectivity)大于4。

请参照图1c，研磨绝缘层117以平坦化半导体结构100的顶表面。在一些实施例中，可使用化学机械研磨工艺(chemical-mechanicalpolishing，简称cmp)以平坦化绝缘层117。在一些实施例中，绝缘层117的蚀刻速率大于底层115的蚀刻速率，上述平坦化工艺可在底层115露出时停止。在替代的实施例中，上述研磨工艺可包括抛光(grinding)、蚀刻、类似的工艺或上述的组合。

请参照图1d，在研磨半导体结构100的顶表面之后，蚀刻绝缘层117及底层115，以从底层115完全移除绝缘层117并降低底层115的厚度。在一些实施例中，上述蚀刻工艺非选择性地(non-selectively)移除绝缘层117及底层115。归因于上述蚀刻工艺的非选择性，绘示于图1c中的半导体结构的平坦顶表面被转移至底层115的平坦顶表面。在一些实施例中，绝缘层117及底层115包括旋涂碳(soc)材料，上述蚀刻工艺则可为使用o2及n2气体的混合物、co2及ar气体的混合物或类似的气体以进行的干蚀刻工艺。

在一些实施例中，在蚀刻绝缘层117及底层115之前，可视情况对绝缘层117及底层115进行退火处理。上述退火处理的工艺可提升用以蚀刻绝缘层117及底层115的蚀刻工艺的非选择性(non-selectivity)。在一些实施例中，上述退火工艺改变了绝缘层117及底层115的蚀刻速率，使得绝缘层117及底层115的蚀刻速率的差异减少。在一些实施例中，在上述退火工艺之后，底层115上的绝缘层117的蚀刻选择性约为0.25至4.0。

请参照图1e，形成第一中间层119于底层115之上。在一些实施例中，第一中间层119可包括无机含硅材料(inorganicsilicon-containingmaterial，例如:碳氧化硅(sioc)或类似的材料)。第一中间层119中的硅原子分数约可大于0.1。在一些实施例中，可使用旋转涂布法、化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成第一中间层119。在一些实施例中，第一中间层119可充当无机硬掩模层。在其他实施例中，第一中间层119可充当无机底部抗反射涂层(bottomanti-reflectivecoatinglayer，简称barclayer)。在一实施例中，所形成的第一中间层119的厚度约为至在一些实施例中，形成第二中间层121于第一中间层119之上。在一些实施例中，第二中间层121可充当有机底部抗反射涂层。在一些实施例中，第二中间层121可包括适当的有机材料，且可使用旋转涂布或类似的方法形成。依据材料及波长，所形成的第二中间层121的厚度需提供足够的抗反射品质。在一实施例中，所形成的第二中间层121的厚度约为至在替代的实施例中，可省略第二中间层121。

请参照图1e，形成顶层123于第二中间层121之上。在一些实施例中，顶层123包括光致抗蚀剂材料，且可使用旋转涂布或类似的方法形成。在一实施例中，所形成的顶层123的厚度约为至在一些实施例中，底层115、第一中间层119、第二中间层121、以及顶层123形成了多层掩模125。在其他实施例中，省略第二中间层121，底层115、第一中间层119、以及顶层123形成了多层掩模125。在一些实施例中，图案化多层掩模125以形成欲形成于底层115中的图案。接着，使用图案化的底层115充当蚀刻掩模以图案化目标结构103。

图2为根据本公开的一些实施例所绘示的形成多层掩模的方法200的流程图。如前文参照图1a所描述的内容，上述方法开始于步骤201，其形成富碳层(例如:图1a中所绘示的底层115)于目标结构(例如:图1a中所绘示的目标结构103)之上。如前文参照图1a所描述的内容，于步骤203中，对富碳层进行退火处理。如前文参照图1b所描述的内容，于步骤205中，形成绝缘层(例如:图1b中所示的绝缘层117)于上述富碳层之上。如前文参照图1b所描述的内容，于步骤207中，对上述绝缘层进行退火处理。如前文参照图1c所描述的内容，于步骤209中，研磨上述绝缘层。如前文参照图1c所描述的内容，于步骤211中，对上述富碳层及绝缘层进行退火处理。在其他实施例中，可省略步骤211而步骤209则直接延续至步骤213。如前文参照图1d所描述的内容，于步骤213中，非选择性地蚀刻富碳层及绝缘层。如前文参照图1e所描述的内容，于步骤215中，形成含硅膜层(例如:图1e中所绘示的第一中间层119)于富碳层之上，并且形成光致抗蚀剂层(例如:图1e中所绘示的顶层123)于上述的含硅膜层之上。在替代的实施例中，如前文参照图1e所描述的内容，于步骤215中，可视情况形成有机底部抗反射涂层(例如:图1e中所绘示的第二中间层121)于上述含硅膜层及光致抗蚀剂层之间。

图3a-图3f是根据本公开的一些实施例绘示出形成多层掩模时的各个处理步骤的剖面图。图3a-图3f的实施例类似于图1a-图1e的实施例且包括类似的元件。对于相同编号元件的描述，适用于所有相同编号元件的例子，且为达精简的目的，将不重复说明。在所描述的实施例中，形成蚀刻停止层301(如图3b所示)于底层115及绝缘层117之间而有助于研磨绝缘层117的工艺，将于后文更详加叙述。

图3a绘示出半导体结构300的一部分。半导体结构300可为制造集成电路时的中间结构。在一些实施例中，半导体结构300包括基底层101以及基底层101上的目标结构103。基底层101包括基板105、基板105上的一或多个有源及/或无源装置107、以及上述一或多个有源及/或无源装置107上的互连结构109。

请参照图3a，形成多层掩模125(如图3f所示)的底层115于目标结构103之上，并对其进行退火处理。在一些实施例中，使用类似于前文参照图1a所述的方法形成底层115并对其进行退火处理，于此将不再赘述。

请参照图3b，形成蚀刻停止层301于底层115之上。蚀刻停止层301可包括介电材料。适当的介电材料可包括氧化物(例如:氧化硅、hfo2、zro2、la2o3、al2o3、tio2、ta2o5或类似的材料)、氮化物(例如:sin或类似的材料)、碳化物(例如:sic或类似的材料)、氮氧化物(例如:sion、alon或类似的材料)、碳氧化物(例如:sioc或类似的材料)、碳氮化物(例如:sicn或类似的材料)、碳氧氮化物(例如:sionc或类似的材料)、上述的组合或类似的材料。可使用旋转涂布法、化学气相沉积法、等离子体辅助化学气相沉积法、原子层沉积法、类似的方法或上述的组合形成介电材料。在一些实施例中，所形成的蚀刻停止层301的厚度可为约2nm至50nm，且蚀刻停止层301的顶表面可为非平坦的表面。在一些实施例中，选择蚀刻停止层301的材料，使得蚀刻停止层301的蚀刻速率小于后续形成于蚀刻停止层301上的绝缘层117(如图3c所示)的蚀刻速率。如后文将详述的内容，蚀刻停止层301用来帮助研磨绝缘层117的工艺。

请参照图3c，形成绝缘层117于蚀刻停止层301之上并对其进行退火处理。在一些实施例中，使用类似于前文参照图1b所述的方法形成绝缘层117并对其进行退火处理，于此将不再赘述。在一些实施例中，可选择绝缘层117及蚀刻停止层301的材料，使得绝缘层117的蚀刻速率大于蚀刻停止层301的蚀刻速率。在一些实施例中，蚀刻停止层301上的绝缘层117的蚀刻选择性约大于4。

请参照图3d，研磨绝缘层117以平坦化半导体结构300的顶表面。在一些实施例中，可使用化学机械研磨工艺平坦化绝缘层117。在一些实施例中，绝缘层117的蚀刻速率大于蚀刻停止层301的蚀刻速率，上述的平坦化工艺可在蚀刻停止层301露出时停止。在替代的实施例中，上述研磨工艺可包括抛光、蚀刻、类似的工艺或上述的组合。

请参照图3e，在研磨半导体结构300的顶表面之后，蚀刻绝缘层117、蚀刻停止层301、以及底层115，以从底层115完全移除绝缘层117及蚀刻停止层301并减少底层115的厚度。在一些实施例中，上述蚀刻工艺非选择性地蚀刻绝缘层117、蚀刻停止层301、以及底层115。归因于上述蚀刻工艺的非选择性，绘示于图3d中的半导体结构300的平坦顶表面被转移至底层115的平坦顶表面。在一些实施例中，可使用类似于前文参照图1d所述的方法蚀刻绝缘层117、蚀刻停止层301、以及底层115，于此处将不再赘述。

在一些实施例中，于蚀刻绝缘层117、蚀刻停止层301、及底层115之前，可视情况对绝缘层117、蚀刻停止层301以及底层115进行退火处理。上述退火处理可改善用以蚀刻绝缘层117、蚀刻停止层301、以及底层115的蚀刻工艺的非选择性。在一些实施例中，上述退火工艺改变了绝缘层117、蚀刻停止层301、以及底层115的蚀刻速率，使得蚀刻速率的差异降低。

请参照图3e，形成第一中间层119于底层115之上。在一些实施例中，可使用类似于前文参照图1e所述的方法形成第一中间层119，于此将不再赘述。在一些实施例中，形成第二中间层121于第一中间层119上。在一些实施例中，第二中间层121可充当底部抗反射涂层。在一些实施例中，可使用类似于前文参照图1e所述的方法形成第二中间层121，于此将不再赘述。在一些实施例中，形成顶层123于第二中间层121上。在一些实施例中，顶层123包括光致抗蚀剂材料，且可使用旋转涂布法或类似的方法形成。在一些实施例中，底层115、第一中间层119、第二中间层121、以及顶层123形成了多层掩模125。在其他实施例中，省略第二中间层121，则底层115、第一中间层119、以及顶层123形成了多层掩模125。在一些实施例中，图案化多层掩模125以于底层115中形成所欲的图案。接着，使用图案化的底层115作为蚀刻掩模图案化目标结构103。

图4为根据本公开的一些实施例所绘示的形成多层掩模的方法400的流程图。上述方法开始于步骤401，如前文参照图3a所述的内容，其形成富碳层(例如:图3a中所绘示的底层115)于目标结构(例如:图3a中所绘示的目标结构103)之上。于步骤403中，如前文参照图3a所述的内容，对富碳层进行退火处理。于步骤405中，如前文参照图3b所述的内容，形成蚀刻停止层(例如:图3b中所绘示的蚀刻停止层301)于富碳层上。如前文参照图3c所述的内容，于步骤407中，形成绝缘层(例如:图3c中所绘示的绝缘层117)于蚀刻停止层之上。于步骤409中，如前文参照图3c所述的内容，对上述绝缘层进行退火处理。于步骤411中，如前文参照图3d所述的内容，研磨上述绝缘层。于步骤413中，如前文参照图3d所述的内容，对上述富碳层、蚀刻停止层、以及绝缘层进行退火处理。在其他实施例中，可省略步骤413，而步骤411则直接接续至步骤415。于步骤415中，如前文参照图3e所述的内容，非选择性地蚀刻上述富碳层、蚀刻停止层、以及绝缘层。于步骤417中，如前文参照图3f所描述的内容，形成含硅膜层(例如:图3f中所绘示的第一中间层119)于富碳层之上，并且形成光致抗蚀剂层(例如:图3f中所绘示的顶层123)于上述的含硅膜层之上。在替代的实施例中，如前文参照图3f所描述的内容，于步骤417中，可视情况形成有机底部抗反射涂层(例如:图3f中所绘示的第二中间层121)于上述含硅膜层及光致抗蚀剂层之间。

于此处所呈现的各种实施例可提供许多优点。举例而言，于此处所述的实施例可形成具有较佳平坦度(planarity)的多层掩模。各实施例可更进一步改善多层掩模的整体(globally，晶片中)或局部(locally，晶粒中)的平坦度。具有较佳平坦度的多层掩模可更进一步降低临界尺寸(criticaldimension，简称cd)以及焦点深度(depthoffocus，简称dof)。因此，于微影工艺中，可使用上述的多层掩模形成小尺寸的特征。

根据一实施例，一种方法包括形成第一绝缘层于基板之上，上述第一绝缘层具有非平坦的顶表面，上述第一绝缘层具有第一蚀刻速率。形成第二绝缘层于第一绝缘层上，上述第二绝缘层具有非平坦的顶表面，上述第二绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于第一蚀刻速率。研磨第二绝缘层，上述的研磨步骤移除了部分的第二绝缘层。非选择性地凹蚀第一绝缘层及第二绝缘层。

根据另一实施例，一种方法包括形成目标结构于基板上。形成第一富碳层于上述目标结构之上，上述第一富碳层具有第一蚀刻速率。对第一富碳层进行退火处理。形成绝缘层于第一富碳层之上，上述绝缘层具有第二蚀刻速率，上述第二蚀刻速率大于第一蚀刻速率。对上述绝缘层进行退火处理。研磨上述绝缘层直到至少露出部分的上述第一富碳层。非选择性地蚀刻上述第一富碳层及绝缘层。

根据又一实施例，一种方法包括以第一旋涂碳材料(soc)涂布基板，上述第一旋涂碳材料具有非平坦的顶表面。在上述第一旋涂碳材料上进行第一退火工艺。形成绝缘层于第一旋涂碳材料上，上述绝缘层具有非平坦的顶表面。在上述绝缘层上进行第二退火工艺。在上述绝缘层上进行化学机械研磨工艺，在上述化学机械研磨工艺之后，至少部分的绝缘层残留于第一旋涂碳材料之上。非选择性地薄化上述第一旋涂碳材料以及绝缘层以形成薄化的第一旋涂碳材料，上述薄化的第一旋涂碳材料具有平坦的顶表面。

上述内容概述许多实施例的特征，因此任何本领域技术人员，可更加理解本公开的各面向。任何本领域技术人员，可能无困难地以本公开为基础，设计或修改其他工艺及结构，以达到与本公开实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解，在不脱离本公开的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本公开的精神及范围。