倒装芯片封装的集成电路的修改方法与流程

本发明涉及集成电路，特别是涉及倒装芯片封装的集成电路的修改方法。

背景技术：

芯片在设计完成、投片之后，并不能保证投片成功率为百分之百，通常需要对出问题(即失效)的芯片进行失效分析，找出导致失效的原因。如果是芯片设计方面的原因导致失效的，则需要对该芯片进行电路修改，即利用聚焦离子束(fib)的电路修改纠错功能，对样品进行局部剖切、局部淀积金属和介质层，修改多层布线结构的器件版图，然后再进行功能验证，确认修改是否成功，如果成功，则纠正设计错误，重新投片。

目前，fib的加工方式由芯片正面进行，主要用于正装芯片封装的集成电路的电路修改，且芯片中的金属层数不能超过5层。但随着半导体工艺制程与封装技术的不断演进，倒装芯片封装技术逐渐成为主流。倒装芯片(初始厚度约为几百微米厚)的封装正面朝下，电路位于芯片下方，传统的fib修改技术无法透过硅芯片背面观察芯片内部的结构，更不用说确定目标位置并进行电路修改了。而由于芯片封装的电性、热性质和其它特性，完整的电路纠错测试只能在芯片封装之后才能执行，晶圆级的测试一般只能作到基本测试功能。

基于此，如何对采用倒装芯片封装的集成电路进行电路修改是目前亟待解决的问题之一。

技术实现要素：

基于此，有必要提供一种倒装芯片封装的集成电路的电路修改方法。

一种倒装芯片封装的集成电路的电路修改方法，所述集成电路包括基板，以及倒装封装于所述基板的芯片，所述芯片与所述基板贴合的一面上具有待修改区域；

所述电路修改方法包括如下步骤：

(1)对所述芯片进行研磨，减薄至厚度为70～80μm；

(2)采用聚焦离子束结合刻蚀辅助气体对研磨后的芯片进行第一刻蚀，减薄至厚度为2～6μm；

(3)对刻蚀后的芯片进行成像，并根据成像所得电路图像确定所述待修改区域的位置；

(4)利用聚焦离子束结合刻蚀辅助气体对第一刻蚀后的芯片进行第二刻蚀，暴露所述待修改区域；然后再利用聚焦离子束对所述待修改区域的电路进行修改，即可。

对倒装封装的芯片进行修改，首先需要面临的问题就在于如何在实现对芯片上的待修改区域进行观测和暴露的同时，避免对芯片背面电路的过度损坏；其次，为了避免对芯片的生产效率造成影响，还需要保证电路修改的效率及良率。

基于此，本发明的电路修改方法，先通过研磨抛光将芯片减薄至70～80μm，去除芯片背面的大部分硅衬底材料，然后再采用聚焦离子束结合刻蚀辅助气体进行刻蚀，对研磨后的芯片进行进一步减薄。在该过程中，通过合理对芯片研磨以及刻蚀的减薄程度进行控制，有效避免了对芯片造成过度的损坏，减薄精度高，且能够有效满足由芯片背面进行电路观测的厚度要求，以便如红外光等观测技术能够透过硅衬底对芯片与基板贴合的一面上的电路进行晶体管结构成像，进而进行电路的修改，同时还保证了电路修改的效率及良率。

在其中一个实施例中，步骤(2)所述第一刻蚀包括如下工序：

(a)采用聚焦离子束结合刻蚀辅助气体对研磨后的芯片进行刻蚀，减薄至厚度为38～45μm；

(b)采用聚焦离子束结合刻蚀辅助气体对研磨后的芯片进行刻蚀，减薄至厚度为25～35μm；

(c)采用聚焦离子束结合刻蚀辅助气体对研磨后的芯片进行刻蚀，减薄至厚度为18～22μm；

(d)采用聚焦离子束结合刻蚀辅助气体对研磨后的芯片进行刻蚀，减薄至厚度为8～15μm；

(e)采用聚焦离子束结合刻蚀辅助气体对研磨后的芯片进行刻蚀，减薄至厚度为2～6μm。

采用分步刻蚀的方式进行所述第一刻蚀，使操作人员能够更好的对聚焦离子束刻蚀工艺进行控制，进一步提高刻蚀工艺的精确性，减少对芯片背面电路的损坏。

在其中一个实施例中，步骤(a)和步骤(b)中采用的聚焦离子束的束流为15～30na；步骤(c)-(e)中采用的聚焦离子束的束流为1～10na。在分步刻蚀中采用不同束流的聚焦离子束，可在保证刻蚀精确性的同时，提高刻蚀工序的效率。

在其中一个实施例中，步骤(2)所述第一刻蚀采用分步开槽的方法进行，包括如下工序：

(a)采用聚焦离子束结合刻蚀辅助气体在研磨后的芯片表面进行开槽，形成的第一凹槽；所述第一凹槽的深度为25～42μm；

(b)采用聚焦离子束结合刻蚀辅助气体在所述第一凹槽的槽底继续开槽，形成第二凹槽；所述第二凹槽的深度为3～20μm；

(c)采用聚焦离子束结合刻蚀辅助气体在所述第二凹槽的槽底继续开槽，形成第三凹槽；所述第三凹槽的深度为3～17μm；

(d)采用聚焦离子束结合刻蚀辅助气体在所述第三凹槽的槽底继续开槽，形成第四凹槽；所述第四凹槽的深度为3～14μm；

(e)采用聚焦离子束结合刻蚀辅助气体在所述第四凹槽的槽底继续开槽，形成第五凹槽；所述第五凹槽的深度为2～13μm。

进一步采用开阶梯槽的方式进行刻蚀，能够减少所需刻蚀掉的材料，提高电路修改的效率，同时降低工艺成本。可理解，所述第一凹槽、第二凹槽、第三凹槽和第四凹槽的开口面积依次减小，具体尺寸可根据工艺需要进行选择。

在其中一个实施例中，步骤(1)所述研磨的方法为：步骤(1)所述研磨的方法为：先采用粒径为25～35μm金刚石研磨砂纸进行粗磨；然后采用粒径为10～20μm的金刚石研磨砂纸进行细磨；然后以粒径为4～8μm的金刚石悬浮液和抛光布抛光，再以粒径为0.5～2μm的金刚石悬浮液和植绒布抛光。

在其中一个实施例中，步骤(1)中所述研磨或步骤(2)中所述第一刻蚀过程中，采用滤波镜监控芯片的动态光栅衍射条纹变化，进而监控所述研磨或第一刻蚀的终点。

在其中一个实施例中，步骤(3)进行所述成像前，先于第一刻蚀后的芯片表面沉积反射涂层。

在其中一个实施例中，所述反射涂层的材料为碳氢聚合物。由此可有效增强图像对比度，使衍射条纹更为清晰。沉积的方法优选为采用束流1～5na的聚焦离子束进行。

在其中一个实施例中，步骤(4)进行第二刻蚀前，先于第一刻蚀后的芯片表面沉积保护层，所述保护层的材料为二氧化硅。由此可使除所述待修改区域之外的区域的易挥发硅层不受后阶段聚焦离子束电路修改过程的破坏。沉积的方法优选为采用束流1～5na的聚焦离子束进行。

在其中一个实施例中，所述待修改区域包括浅沟槽隔离区(sti)，在步骤(4)中所述第二刻蚀步骤中，先刻蚀暴露所述浅沟槽隔离区，然后于所述浅沟槽隔离区沉积介电材料(如二氧化硅)。由此形成保护层对浅沟槽隔离区进行保护，避免该位置与硅基质形成短路，以便后续电路修改的进行。

在其中一个实施例中，步骤(4)中，采用电压衬度像技术结合二次电子讯号进行所述电路的修改过程的监测。由此可以避免聚焦离子束刻蚀或电路修改过程的过度或不足，使目标位置被损坏或暴露不完整，影响电路修改效果。

与现有技术相比，本发明具有以下有益效果：

本发明提供一种倒装芯片封装的集成电路的电路修改方法，该电路修改方法先通过研磨抛光将芯片减薄至总厚度的10～15％，去除芯片背面的大部分硅衬底材料，然后再采用聚焦离子束结合刻蚀辅助气体进行刻蚀，对研磨后的芯片进行进一步减薄。有效避免了对芯片造成过度的损坏，减薄精度高，且能够有效满足由芯片背面进行电路观测的厚度要求，进而进行电路的修改，同时电路修改的效率高。

该电路修改方法实现了倒装芯片封装集的成电路中芯片的局部电路修改，能够协助设计工程师调试设计错误，验证设计难点，发现由初始设计错误引起的其他设计问题，而不需要投入资源、时间及金钱进行新的掩模和工艺，对缩短电路的研制时间、加快芯片的研制过程有重要作用。

附图说明

图1为本发明一实施例电路修改工序中淀积反射涂层所观测得到的芯片形貌图；

图2为经本发明一实施例电路修改后所得芯片的形貌图；

图3为图2中的芯片的局部放大形貌图。

具体实施方式

以下结合具体实施例对本发明的倒装芯片封装的集成电路的修改方法作进一步详细的说明。

实施例

本实施例一种倒装芯片封装的集成电路的电路修改方法，所述集成电路包括基板，以及倒装封装于所述基板的芯片，所述芯片与所述基板贴合的一面上具有待修改区域。

所述电路修改方法包括如下步骤：

(1)对所述芯片进行研磨，由芯片原始厚度393μm减薄至70～80μm；具体地，所述研磨的方法为：先采用粒径为25～35μm金刚石研磨砂纸进行粗磨；然后采用粒径为10～20μm的金刚石研磨砂纸进行细磨；然后以粒径为4～8μm的金刚石悬浮液和抛光布抛光，再以粒径为0.5～2μm的金刚石悬浮液和植绒布抛光精磨；

(2)采用fib结合刻蚀辅助气体(如xef2)对研磨后的芯片进行第一刻蚀，将芯片减薄至约4μm；

(3)对刻蚀后的芯片进行成像，并根据成像所得电路图像确定所述待修改区域的位置；

(4)利用聚焦离子束结合刻蚀辅助气体对第一刻蚀后的芯片进行第二刻蚀，暴露所述待修改区域；然后再利用聚焦离子束对所述待修改区域的电路进行修改，即可。

具体地，在本实施例中，步骤(2)所述第一刻蚀包括如下工序：

(a)大束流20na的fib(离子束束径可小于1μm以下)结合高束流刻蚀辅助气体xef2，快速的刻蚀去除硅芯片，制作第一凹槽，第一凹槽的宽*长尺寸约200μm*200μm，刻蚀至槽底厚度约剩下40μm，刻蚀时间约为20分钟。

(b)用大束流20na的fib结合高束流刻蚀辅助气体xef2，在第一凹槽的底部继续制作第二凹槽，第二凹槽的宽*长尺寸设置为150μm*150μm，刻蚀至槽底厚度约剩下30μm，刻蚀时间约为5分钟。

(c)采用普通束流6na的fib束流结合xef2，在第二凹槽的底部继续制作第三凹槽，第三凹槽的开口尺寸为125μm*125μm，刻蚀时间约4分钟，槽底厚度为20μm；之后，再用同样的束流条件在第三凹槽的底部刻蚀开口尺寸为100μm*100μm的第四凹槽，刻蚀至槽底厚度约剩10μm，时间约为4分钟。

(d)采用普通束流6na的fib束流结合xef2，在第四凹槽的底部继续制作第五凹槽，第五凹槽的开口为75μm*75μm，刻蚀时间月2分钟，槽底厚度约剩4μm。

进一步地，在上述步骤(a)～(d)中，均结合动态光栅衍射条纹的沟槽刻蚀终点监测技术，根据滤波镜观察到的光波衍射条纹以判断硅芯片被刻蚀减薄的进度。硅衬底厚度越薄，所形成衍射条纹会越清晰。

另外，完成步骤(2)所述第一刻蚀后，先用束流4na的fib淀积一层薄二氧化硅(sio2)的保护层在所述第五沟槽的底部，使槽内易挥发的硅层不受后阶段fib电路修改过程的破坏；再用束流4na的fib淀积反射涂层(碳氢聚合物)，增强后续成像的图像对比度，使衍射条纹更为清晰，由此观测到的芯片形貌如图1所示。然后再进行步骤(3)，步骤(3)中确定所述待修改区域的位置的方法具体为：将芯片的gds版图与芯片背面的成像重叠关联，从而显现出所述待修改区域。然后导航fib至该位置准备进行步骤(4)的第二蚀刻。

在本实施例中，所述待修改区域包括浅沟槽隔离区(sti)。在步骤(4)所述第二刻蚀中，先用束流1na的fib结合xef2去除所述浅沟槽隔离区上方的硅材质(所蚀刻区间大小为：10μm*10μm)，暴露出浅沟槽隔离区，并于所述浅沟槽隔离区淀积介电材料保护层，保护sti，避免该位置与硅基质形成短路，以方便后续的电路修改，淀积区间大小为：12μm*12μm，所用束流大小1na。然后，再刻蚀暴露整个待修改区域，以暴露其中待修改的金属m1，待修改区域大小6μm*3μm，采用束流250pa的fib结合xef2进行。

具体地，步骤(4)中对电路进行的修改为：连接金属m1，连接区域大小为6μm*3μm，采用250pa束流的fib进行。修改完成后，可进一步淀积保护层，避免已修改的部位被氧化，由此即完成电路的修改。在该修改过程中，需采用无源电压衬度像结合二次电子讯号流进行电路修改终点监测，以避免fib刻蚀或电路修改过程的过度或不足，使目标位置被损坏或暴露不完整，影响电路修改效果。

经本实施例修改完毕后的芯片形貌图如图2所示，修改前金属m1为开路，修改后连通，放大图如图3所示。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。