半导体封装及其制造方法与流程

本发明涉及一种半导体封装及其制造方法，更具体而言，涉及一种每个半导体封装都能够减少电磁波干扰现象的半导体封装及其制造方法。

背景技术：

近年来，随着因工艺技术的精细化以及功能的多样化而半导体元件的芯片尺寸减小以及输入输出端子的数量增加，电极垫间距越来越微细化，并且各种功能的融合度加速，因此出现了将多个元件集成在一个封装内的系统级封装技术。并且，系统级封装技术正在变化为能够保持短的信号距离以最小化操作间噪音并提高信号速度的三维堆叠技术形态。

近年来，随着电子元器件的操作速度加快且附加有各种功能，能够减少元器件之间的电磁波干扰现象(electromagneticinterference；emi)成为主要课题。以往，在印刷电路基板(pcb)和连接器上适用emi屏蔽工艺，但是由于与单个封装上进行emi屏蔽的情况相比，屏蔽性能下降，整个系统的大小增大，受此制约，最近正向在核心芯片上直接适用emi屏蔽技术的方向变化。但是，对于现有的晶圆级封装(waferlevelpackage；wlp)而言，由于按晶圆级完成工艺，因此很难插入另外的屏蔽工艺，而且即使进行屏蔽，也需要以单个封装单位实施工艺，因此导致费用增加。

例如，在专利文献1中公开了一种通过溅射来形成屏蔽膜的方法，该方法包括在基板上安装多个芯片，并利用键合引线等来电连接基板和芯片的封装工艺、利用环氧树脂等来在芯片周围形成成型部的成型工艺、利用切割机切割包围各芯片的成型部，而保留基板的第一切割工艺、通过溅射在成型部的上面和侧面形成导电性物质的屏蔽膜的溅射工艺、切割基板并分离为单个封装的第二切割工艺等过程。但是，根据专利文献1的屏蔽膜的形成方法是在溅射后切割基板，因此在基板的侧面没有形成屏蔽膜，从而存在需要实施用于在基板的侧面形成屏蔽膜的追加工艺的问题。

现有技术文献

专利文献

韩国授权专利第10-0877551号(公告日：2009年1月7日)

技术实现要素：

(一)要解决的技术问题

本发明的实施例的目的在于提供一种能够减少电磁波干扰现象的半导体封装。

另外，本发明的目的在于提供一种上述半导体封装的制造方法。(二)技术方案

用于解决上述问题的本发明的一个实施例的半导体封装，包括：布线部，其包括多个层，所述多个层包括绝缘层和布线层；半导体芯片，封装在所述布线部上，并通过键合垫与所述布线层电连接；盖部件，覆盖所述半导体芯片和所述布线部的侧面，并与至少一个所述布线层接触；以及包封材，密封所述盖部件。

并且，根据本发明的一个实施例，所述布线部可以包括：再布线层，与所述半导体芯片的所述键合垫连接；第一绝缘层，配置在所述半导体芯片与所述再布线层之间；凸块下部金属层，与所述再布线层连接；以及第二绝缘层，配置在所述再布线层与所述凸块下部金属层之间。

并且，根据本发明的一个实施例，还可以包括与所述凸块下部金属层连接的外部连接端子。

并且，根据本发明的一个实施例，所述盖部件的侧面可以具有阶梯层。

并且，根据本发明的一个实施例，所述盖部件的阶梯层可以在与至少一个所述布线层接触的区域向侧面突出。

并且，根据本发明的一个实施例，所述盖部件可以是能够屏蔽电磁波干扰现象(electromagneticinterference；emi)的屏蔽材料。

并且，根据本发明的一个实施例，所述盖部件可以包括从由金属和陶瓷组成的组中选择的一种以上，且所述盖部件可以包括从由铜(cu)、金(au)、银(ag)及钛(ti)组成的组中选择的一种以上。

并且，根据本发明的一个实施例，在所述半导体芯片的一侧或者两侧可以具有通过半锯(half-sawing)来形成的阶梯层。

并且，根据本发明的一个实施例，所述布线层可以覆盖所述阶梯层，并与所述盖部件接触。

用于解决上述问题的本发明的一个实施例的半导体封装的制造方法，包括以下步骤：提供包括键合垫的半导体基板；在所述半导体基板上形成布线部，所述布线部包括多个层并与所述键合垫连接，所述多个层包括布线层和绝缘层；分离所述半导体基板的一个以上的区域，以形成一个以上的半导体芯片；形成覆盖所述半导体芯片和所述布线部的侧面并与至少一个所述布线层接触的盖部件；在所述盖部件上密封包封材。

并且，根据本发明的一个实施例，形成所述布线部的步骤可以包括以下步骤：在配置有所述键合垫的所述半导体基板的一面形成露出所述键合垫的第一绝缘层；在所述第一绝缘层上形成与所述键合垫连接的再布线层；在所述再布线层上形成露出所述再布线层的一部分的第二绝缘层；以及在所述第二绝缘层上形成与所述再布线层连接的凸块下部金属层。

并且，根据本发明的一个实施例，还可以包括形成与所述凸块下部金属层连接的外部连接端子的步骤。

并且，根据本发明的一个实施例，在形成所述半导体芯片的步骤之前还可以包括以下步骤：以形成有所述布线部的所述半导体芯片的所述布线部与载体基板面对的方式，在所述载体基板上配置所述半导体芯片。

并且，根据本发明的一个实施例，所述盖部件可以包括能够屏蔽电磁波干扰现象(electromagneticinterference；emi)的屏蔽材料。

并且，根据本发明的一个实施例，所述盖部件是可以利用屏蔽材料并通过从由薄膜层压(filmlaminating)、膏印刷(pasteprinting)、喷涂(spraycoating)、溅射(sputtering)以及电镀(plating)组成的组中选择的一种以上的工艺来形成。

并且，根据本发明的一个实施例，所述盖部件可以包括导电性物质，所述导电性物质包括从由金属和陶瓷组成的组中选择的一种以上，所述盖部件可以包括从由铜(cu)、金(au)、银(ag)及钛(ti)组成的组中选择的一种以上，且形成所述布线部的步骤还可以包括将所述半导体基板半锯(half-sawing)的步骤。

(三)有益效果

根据本发明的实施例的半导体封装，盖部件覆盖半导体芯片，并与形成在半导体芯片下方的布线部接触，从而能够减少电磁波干扰现象，能够使半导体封装的操作间噪音最小化，并提高信号速度。

另外，在不是半导体芯片单个单位的晶圆级形成盖部件，从而制造工艺得以简化，能够降低工艺成本，而且追加半锯(half-sawing)工艺，以增加布线部和盖部件的接触面积，从而能够更容易地减少电磁波干扰现象。

另外，将盖部件涂覆在半导体芯片上，从而机械地保护半导体芯片，并可通过追加的密封材料执行机械地保护半导体芯片以及散热等功能。

附图说明

图1是用于说明本发明的一个实施例的半导体封装的剖视图。

图2至图13是用于说明半导体封装的制造方法的剖视图。

图14是用于说明本发明的一个实施例的半导体封装的剖视图。

图15是用于说明本发明的一个实施例的半导体封装的剖视图。

附图标记说明

100、200、300：半导体封装10：半导体芯片

11：键合垫20：布线部

21、23：绝缘层22、25、26：再布线层

24：凸块下部金属层30：外部连接端子

40：盖部件50：包封材

s：载体基板a：粘合层

具体实施方式

下面，参照附图对本发明的优选实施例进行详细说明。在下面说明的实施例仅仅是为了向本发明所属领域的技术人员充分地传达本发明的思想而提出的，本发明并不限定于以下的实施例。本发明还可以以其他的实施方式具体化。为了清楚地说明本发明，在附图中省略了与说明无关的部分，而且为了便于说明，可以在附图中将组成构件的宽度、长度等放大表示。在说明书中相同的附图标记表示相同的组成构件。并且，以下使用的术语中“和/或”包括所列举的项目中某一个和一个以上的所有组合。

图1是用于说明本发明的一个实施例的半导体封装的剖视图。

参照图1对本发明的一个实施例的半导体封装100进行说明。

所述半导体封装100包括半导体芯片10、布线部20、外部连接端子30、盖部件40及包封材50。

所述半导体芯片10封装在所述布线部20上，并通过键合垫11与所述布线层20电连接。

例如，所述半导体芯片10可以是集成电路(die或ic：integratedcircuit)。并且，所述半导体芯片10也可以是储存器芯片或者逻辑芯片。例如，所述储存器芯片可以包括动态随机存取存储器(dram)、静态随机存取存储器(sram)、闪存(flash)、相变随机存取存储器(pram)、可变电阻式存储器(reram)、铁电存储器(feram)或磁阻式随机存取存储器(mram)等。例如，所述逻辑芯片可以是用于控制存储器芯片的控制器。

虽然图中没有示出，但是在一个封装内可以设置两个以上的半导体芯片(未示出)。多个半导体芯片可以是同类型的芯片，也可以是不同类型的芯片。例如，可以是系统级封装(systeminpackage，sip)，在该封装中多个半导体芯片被设置为不同类型的芯片，并且多个半导体彼此电连接而作为一个系统操作。例如，一个半导体芯片可以是集成电路，另一个半导体芯片可以是有源元件或者无源元件。

虽然图中没有示出，但是半导体芯片10可以包括：活性表面，包括形成电路的活性区域；及非活性表面，其为活性表面的相反的面。

在活性表面可以形成用于与外部交换信号的键合垫11。在这种情况下，所述键合垫11与所述半导体芯片10一体地形成，而且键合垫11与活性表面可以设置成相同的平面。

与此不同地，还可以是附着在半导体芯片10的一面的凸块，而不是与半导体芯片一体地形成的键合垫。例如，凸块可以是铜柱凸块(cupillarbump)或者焊锡凸块(solderbump)。

所述布线部20包括绝缘层和布线层。所述布线部20可以电连接半导体芯片10和将在下面描述的外部连接端子30。

例如，所述布线部20可以包括第一绝缘层21、再布线层22、第二绝缘层23及凸块下部金属层24。

例如，所述第一绝缘层21可以配置在所述半导体芯片10与所述再布线层22之间。所述再布线层22可以与所述半导体芯片10的所述键合垫11连接。所述第二绝缘层23可以配置在所述再布线层22与所述凸块下部金属层24之间。所述凸块下部金属层24可以与所述再布线层22连接。

所述布线部20可以通过金属布线的再配置工艺形成。例如，可以利用光致抗蚀剂(photoresist)工艺和镀覆工艺在形成有键合垫11的半导体晶圆的一面即活性表面形成微细图案的金属布线。

布线部20可以包括绝缘层21、23、再布线层22及凸块下部金属层24。

所述再布线层22和所述凸块下部金属层24包括导电性物质，例如可以包括金属，例如，也可以包括铜(cu)、铝(al)或它们的合金。

所述第一绝缘层21和所述第二绝缘层23可以包括有机绝缘物质或者无机绝缘物质。所述第一绝缘层21和所述第二绝缘层23例如可以包括环氧树脂等有机绝缘物质，也可以包括硅氧化物(siox)、硅氮化物(sinx)等无机绝缘物质。

并且，所述再布线层22可以与所述半导体芯片10的所述键合垫11连接，所述凸块下部金属层24可以与所述再布线层22连接，并可以与所述外部连接端子30连接。并且，可以通过金属图案化(metalpatterning)工艺在所述第一绝缘层21和所述第二绝缘层23上分别形成所述再布线层22和所述凸块下部金属层24。

并且，所述第一绝缘层21和所述第二绝缘层23可以通过绝缘涂覆(dielectriccoating)来形成。

所述布线部20可以对所述半导体芯片10进行再布线来形成电路。

例如，所述外部连接端子30可以与所述凸块下部金属层24连接。因此，所述外部连接端子30与所述半导体芯片10电连接而可以进行电信号的输入和输出。

所述外部连接端子30与所述布线部20电连接，并可以用作半导体封装100与外部电路或者另一半导体封装(未示出)连接的介质。例如，所述外部连接端子30的一侧可以与所述凸块下部金属层24连接，另一侧可以露出于外部。

虽然图中作为所述外部连接端子30一例示出焊锡球，但是所述外部连接端子30也可以是焊锡凸块等。并且，外部连接端子30还可以以除焊锡以外的其他材料形成。

并且，还可以对外部连接端子30的表面实施有机物涂覆或者金属镀覆等表面处理，以防止表面被氧化。例如，有机物涂覆可以是有机锡保护涂覆(organicsolderpreservation；osp)，金属镀覆可以通过金(au)、镍(ni)、铅(pb)或者银(ag)镀覆等来进行处理。

所述盖部件40覆盖所述半导体芯片10和所述布线部20的侧面，并可以与所述再布线层22接触。

例如，所述盖部件40的侧面可以具有阶梯层。

此时，所述盖部件40的阶梯层可以是在与所述再布线层22接触的区域向侧面突出的。

将所述盖部件40在单个封装级形成而不是在晶圆级形成时，并没有形成所述盖部件40的阶梯层。

在单个封装级通过溅射、喷涂等工艺形成盖部件时，这些工艺难以在封装的侧面形成均匀的盖部件。即，盖部件的阶梯覆盖(stepcoverage)变差，与布线层之间发生短路，因此无法实现emi屏蔽这一目标。不仅如此，如果为了阶梯覆盖而增加盖部件的厚度，则存在导致半导体封装的整体厚度增大的问题。

所述盖部件40可以被设置成从外部保护所述半导体芯片10。例如，所述盖部件40可以被设置成覆盖所述半导体芯片10的非活性表面和侧面。尤其，可以全部覆盖所述第一绝缘层21和所述第二绝缘层23的侧面，以防止所述再布线层22向外部露出。

所述盖部件40被设置为相比所述半导体芯片10的厚度薄的膜，从而可以缩小所述半导体封装100。

所述盖部件40可以是能够屏蔽电磁波干扰现象(electromagneticinterference；emi)的屏蔽材料。例如，所述盖部件40可以包括导电性物质，所述导电性物质包括从由金属和陶瓷组成的组中选择的一种以上，具体地，所述盖部件40可以包括从由铜(cu)、金(au)、银(ag)及钛(ti)组成的组中选择的一种以上。

并且，虽然图中示出一层的盖部件40密封半导体芯片10，但是与此不同地，还可以通过连续涂覆具有不同功能的两个以上的部件来形成盖部件40。例如，可以用具有emi屏蔽功能的材料以包围半导体芯片10的方式进行涂覆后，在其上面再涂覆高强度的材料。

所述包封材50可以密封所述盖部件40。

所述包封材50可以成型为使得半导体芯片10和布线部20成为一体。所述包封材50可以包括绝缘物，例如可以包括环氧树脂成型料(epoxymoldingcompound，emc)或者密封剂(encapsulant)。

所述包封材50可以在具有流动性的状态下被注入后在高温环境下固化。例如，可以包括加热所述包封材50的同时进行加压的过程，此时，可以追加真空工艺来去除所述包封材50内部的气体等。所述包封材50被固化而半导体芯片10和布线部20成为一体并形成一个构造体。

所述包封材50可以被设置成包围所述盖部件40的整个表面。并且，所述包封材50密封后半导体封装100的剖面可以为长方形形状。

当同时设置所述盖部件40和所述包封材50时，所述盖部件40和所述包封材50可以执行不同的功能。例如，所述盖部件40可执行屏蔽emi的功能，所述包封材50可执行机械地保护半导体封装100的功能。不仅如此，所述包封材50可以防止与相邻的半导体封装之间的通电。

当仅通过所述盖部件40也能够充分地满足半导体芯片10所要达到的机械强度时，可以省略所述包封材50。

图2至图13是用于说明图1的半导体封装的制造方法的剖视图。

参照图1至图13对本发明的一个实施例的半导体封装100的制造方法进行说明。对于与图1中说明的半导体芯片的内容重复的内容，进行简化或省略。

图2示出准备半导体基板10的过程，图3示出形成第一绝缘层21的过程，图4示出形成再布线层22的过程。

参照图2，提供形成有键合垫11的半导体基板10。所述半导体基板10可以是用于形成集成电路(die或ic：integratedcircuit)、储存器芯片或逻辑芯片的基板。所述半导体基板10可以设置为晶圆级(waferlevel)。

参照图3，在所述半导体基板10的活性表面即形成有键合垫11的所述半导体基板10的一面上形成第一绝缘层21。所述第一绝缘层21可以具有在所述半导体基板10的一面涂覆绝缘物质后通过蚀刻工艺使所述键合垫11露出的孔(hole)。

参照图4，在所述第一绝缘层21上形成再布线层22。所述再布线层22与所述键合垫11连接。所述再布线层22是在所述第一绝缘层21上涂覆金属物质后可以通过光致抗蚀剂(photoresist)工艺等形成金属图案。

例如，所述再布线层22可以通过一般的镀覆工艺来进行涂覆，或者可以通过通孔填充(viafill)镀覆工艺来进行涂覆。

图5示出形成第二绝缘层23的过程，图6示出形成凸块下部金属层24的过程，图7示出切割半导体基板10并按半导体芯片10单位分离的过程。

参照图5，在所述再布线层22上形成第二绝缘层23。所述第二绝缘层23可以具有在所述再布线层22上涂覆绝缘物质后通过蚀刻工艺使所述再布线层22的一部分露出的孔(hole)。

参照图6，在所述第二绝缘层23上形成凸块下部金属层24。所述凸块下部金属层24与所述再布线层22连接。所述凸块下部金属层24是在所述第二绝缘层23上涂覆金属物质后可以通过光致抗蚀剂工艺等来形成金属图案。

参照图7，切割形成有包括所述布线层和所述绝缘层的布线部20的半导体基板10并按半导体芯片10单位分离。

即，分离所述半导体基板10的一个以上的区域以形成一个以上的半导体芯片10。

图8示出在载体基板配置半导体芯片10单位的过程，图9示出形成盖部件的过程，图10示出密封包封材的过程。

参照图8，以形成有所述布线部20的所述半导体芯片10的所述布线部20和载体基板s面对的方式，在所述载体基板s上配置所述半导体芯片10。所述载体基板s可以被设置为晶圆级(waferlevel)或板级(panellever)。

所述载体基板s可以是刚性(rigidtype)材料，例如，可以使用模具成型物或聚酰亚胺胶带(polyimidetape)等材料。

并且，在所述载体基板s的一面还可以配置用于使所述半导体芯片10紧贴的粘合层a。所述粘合层a可以使用双面粘合膜，其一面可以附着并固定在所述载体基板s上，在另一面上可以附着所述半导体芯片10。

参照图9，形成用于覆盖所述半导体芯片10和所述布线部20的盖部件40。所述盖部件40覆盖所述半导体芯片10的上面和侧面以及所述布线部20的侧面。所述盖部件40与所述布线层20接触，更具体而言，可以与所述布线层20的所述再布线层22接触。

所述盖部件40可以被设置成从外部保护所述半导体芯片10。例如，所述盖部件40可以被设置成覆盖所述半导体芯片10的非活性表面和侧面。尤其，可以全部覆盖所述第一绝缘层21和所述第二绝缘层23的侧面，以防止所述再布线层22向外部露出。

所述盖部件40可以包括能够屏蔽emi的屏蔽材料。所述盖部件40的形成方法并不限定于此，例如，所述盖部件40可以利用所述屏蔽材料并通过从由薄膜层压(filmlaminating)、膏印刷(pasteprinting)、喷涂(spraycoating)、溅射(sputtering)以及电镀(plating)组成的组中选择的一种以上的工艺来形成。

例如，所述盖部件40可以包括导电性物质，所述导电性物质包括从由金属和陶瓷组成的组中选择的一种以上，具体地，所述盖部件40可以包括从由铜(cu)、金(au)、银(ag)及钛(ti)组成的组中选择的一种以上。

参照图10，在所述盖部件40上密封所述包封材50。

所述包封材50可以成型为使得半导体芯片10和布线部20成为一体。所述包封材50可以包括绝缘物，例如可以包括环氧树脂成型料(epoxymoldingcompound，emc)或者密封剂(encapsulant)。

所述包封材50可以在具有流动性的状态下被注入后在高温环境下固化。例如，可以包括加热所述包封材50的同时进行加压的过程，此时，可以追加真空工艺来去除所述包封材50内部的气体等。所述包封材50被固化而半导体芯片10和布线部20成为一体并形成一个构造体。

当同时设置所述盖部件40和所述包封材50时，所述盖部件40和所述包封材50可以执行不同的功能。例如，所述盖部件40可执行屏蔽emi的功能，所述包封材50可执行机械地保护半导体封装100的功能。

当仅通过所述盖部件40也能够充分地满足半导体芯片10所要达到的机械强度时，可以省略所述包封材50。

图11示出去除载体基板s的过程，图12示出形成外部连接端子30的过程，图13示出按单个半导体芯片10单位切割并分离的过程。

参照图11，将分离以半导体芯片10单位附着在所述载体基板s上的半导体芯片10。此时，与所述半导体芯片10的布线部20粘合的粘合层a也会与所述载体基板s同时被去除。

参照图12，在所述半导体芯片10的布线部20的凸块下部金属层24上形成外部连接端子30。例如，所述外部连接端子30可以与所述凸块下部金属层24连接。

所述外部连接端子30与所述布线部20电连接，并可以用作半导体封装100与外部电路或者另一半导体封装(未示出)连接的介质。例如，所述外部连接端子30的一侧可以与所述凸块下部金属层24连接，另一侧可以露出于外部。

虽然图中作为所述外部连接端子30的一例示出焊锡球，但是所述外部连接端子30也可以是焊锡凸块等。并且，外部连接端子30还可以以除焊锡以外的其他材料形成。

并且，还可以对外部连接端子30的表面实施有机物涂覆或者金属镀覆等表面处理，以防止表面被氧化。例如，有机物涂覆可以是有机锡保护涂覆(organicsolderpreservation；osp)，金属镀覆可以通过金(au)、镍(ni)、铅(pb)或者银(ag)镀覆等来进行处理。

参照图13，按单个半导体芯片10单位切割并分离，完成半导体芯片10的最终产品。

图14是用于说明本发明的一个实施例的半导体封装200的剖视图。

参照图14，半导体封装200包括：布线部20，包括绝缘层21、23和布线层24、25；半导体芯片10，封装在所述布线部20上，并通过键合垫11与所述布线层24、25电连接；以及盖部件40，覆盖所述半导体芯片10和所述布线部20的侧面，并与所述布线层24、25接触。

所述布线部20包括：再布线层25，与所述半导体芯片10的所述键合垫11连接；以及第一绝缘层21，配置在所述半导体芯片10与所述再布线层25之间。

在所述半导体芯片10和所述第一绝缘层21的一侧或者两侧具有通过半锯(half-sawing)来形成的阶梯层，所述再布线层25覆盖所述阶梯层，并与所述盖部件40接触。例如，所述再布线层25可以通过一般的镀覆工艺进行涂覆，之后可以通过蚀刻而形成为金属图案。

如上所述，由于在半导体芯片10和所述第一绝缘层21的一侧或者两侧形成阶梯层，并由所述再布线层25覆盖所述阶梯层，从而可以增加所述再布线层25的侧面面积，并可以增加所述再布线层25与之后将形成的所述盖部件40的接触面积。因此，具有能够更加有效地屏蔽emi的优点。

图15是用于说明本发明的一个实施例的半导体封装300的剖视图。

参照图15，半导体封装300包括：布线部20，包括绝缘层21、23和布线层24、26；半导体芯片10，封装在所述布线部20上，并通过键合垫11与所述布线层24、26电连接；以及盖部件40，覆盖所述半导体芯片10和所述布线部20的侧面，并与所述布线层24、26接触。

所述布线部20包括：再布线层26，与所述半导体芯片10的所述键合垫11连接；以及第一绝缘层21，配置在所述半导体芯片10与所述再布线层26之间。

在所述半导体芯片10和所述第一绝缘层21的一侧或者两侧具有通过半锯(half-sawing)来形成的阶梯层，所述再布线层26覆盖所述阶梯层，并与所述盖部件40接触。例如，所述再布线层26可以通过通孔填充(viafill)镀覆工艺进行涂覆，之后可以通过蚀刻而形成为金属图案。

如上所述，由于在半导体芯片10和所述第一绝缘层21的一侧或者两侧形成阶梯层，并由所述再布线层26覆盖所述阶梯层，从而可以增加所述再布线层26的侧面面积，并可以增加所述再布线层26与之后将形成的所述盖部件40的接触面积。因此，具有能够更加有效地屏蔽emi的优点。

以上参照附图中示出的一个实施例对本发明进行了说明，但是所述实施例仅仅是例示，本领域技术人员可以理解为能够从所述实施例进行各种变形以及实施同等的其他实施例。因此，本发明的真正的范围应根据权利要求书来确定。