半导体存储器以及半导体存储器的制造方法与流程

本发明涉及半导体存储器以及半导体存储器的制造方法。

背景技术：

作为非易失性半导体存储器的一种，已知有能够电消除所存储的数据的eeprom(electricallyerasableprogrammableread-onlymemory：电可擦可编程只读存储器)。eeprom的特征在于具有被称为浮栅的电绝缘的浮置电极层，通过使浮栅中的电荷的积蓄状态变化而实现存储器功能。

一般的eeprom通过与存储单元的栅极(控制栅)不同的专用的电极层来实现浮栅。例如，以将构成浮栅的多晶硅层和构成控制栅的多晶硅层重叠地配置的堆栈型为代表。

另一方面，也已知有由单层的多晶硅膜构成浮栅以及控制栅的eeprom。在该类型的eeprom中，虽然存储单元的单位面积增大但能够以低成本进行制造。因此，在存储容量比较小的eeprom中，通过应用单层多晶硅结构的存储单元，在成本方面有利。

作为与由单层的多晶硅膜构成浮栅以及控制栅的半导体存储器相关的技术，例如专利文献1记载了一种具备非易失性存储器的集成电路，该非易失性存储器具备具有作为第一栅极发挥作用的第一板以及由与n⁺掺杂区域抵接的p⁺掺杂区域构成的第二板的耦合电容器、具有第二栅极的读出晶体管以及具有作为第三栅极发挥作用的第三板以及第四板的隧道电容器。

另一方面，专利文献2记载了具有以与分别配置为内包于第一阱的第二～第四阱平面地重合的方式向第一方向延伸配置的浮栅电极、形成在浮栅电极与第二阱平面地重合的第一位置的数据写入以及消除用的元件、形成在浮栅电极与第三阱平面地重合的第二位置的数据读出用的场效应晶体管、以及形成在浮栅电极与第四阱平面地重合的第三位置的电容元件的非易失性存储单元。

专利文献1：美国专利第6788574号说明书

专利文献2：日本特开2007－110073号公报

在上述专利文献1所记载的半导体存储器中，在构成耦合电容器的第一板的周围设置p⁺掺杂区域以及n⁺掺杂区域，p⁺掺杂区域与n⁺掺杂区域抵接。另外，在p⁺掺杂区域以及n⁺掺杂区域分别连接有触点。

然而，在p⁺掺杂区域与n⁺掺杂区域抵接的情况下，如图1所示，由于在形成这些掺杂区域时使用的掩膜的偏移等，有在p⁺掺杂区域与n⁺掺杂区域重叠的区域200形成触点210的顾虑。杂质浓度比较高的p⁺掺杂区域与n⁺掺杂区域重叠的区域200的电阻较大，在区域200连接了触点210的情况下，有存储单元的响应性降低的顾虑。

技术实现要素：

本发明是鉴于上述的点而完成的，其目的在于提供不容易产生浓度比较高的p型区域与n型区域重叠的区域的半导体存储器及其制造方法。

本发明所涉及的半导体存储器具有：第一电容器，其具备具有第一导电型的第一扩散层、经由第一绝缘膜设于上述第一扩散层的表面的第一导电层、设置在上述第一扩散层的表层部的具有上述第一导电型的第二扩散层、以及在上述第一扩散层的表层部与上述第一导电层邻接并且与上述第二扩散层分离地设置的与上述第一导电型不同的第二导电型的第三扩散层；第二电容器，其具有与上述第一扩散层分离地设置的具有上述第一导电型的第四扩散层、经由第二绝缘膜设置在上述第四扩散层的表面并且与上述第一导电层连接的第二导电层、设置在上述第四扩散层的表层部的具有上述第一导电型的第五扩散层、以及在上述第四扩散层的表层部与上述第二导电层邻接并且与上述第五扩散层分离地设置的上述第二导电型的第六扩散层；以及晶体管，其包含与上述第一导电层以及上述第二导电层连接的第三导电层作为栅极电极。

本发明所涉及的半导体存储器的制造方法具有：形成具备具有第一导电型的第一扩散层、经由第一绝缘膜设于上述第一扩散层的表面的第一导电层、设置在上述第一扩散层的表层部的具有上述第一导电型的第二扩散层、以及在上述第一扩散层的表层部与上述第一导电层邻接并且与上述第二扩散层分离地设置的与上述第一导电型不同的第二导电型的第三扩散层的第一电容器的工序；形成具有与上述第一扩散层分离地设置的具有上述第一导电型的第四扩散层、经由第二绝缘膜设置在上述第四扩散层的表面并且与上述第一导电层连接的第二导电层、设置在上述第四扩散层的表层部的具有上述第一导电型的第五扩散层、以及在上述第四扩散层的表层部与上述第二导电层邻接并且与上述第五扩散层分离地设置的上述第二导电型的第六扩散层的第二电容器的工序；以及形成包含与上述第一导电层以及上述第二导电层连接的第三导电层作为栅极电极的晶体管的工序。

根据本发明，提供不容易产生浓度比较高的p型区域与n型区域重叠的区域的半导体存储器及其制造方法。

附图说明

图1是表示在p⁺掺杂区域和n⁺掺杂区域重叠的区域形成触点的状态的剖视图。

图2是构成本发明的实施方式所涉及的半导体存储器的存储单元的俯视图。

图3a是沿着图2中的3a－3a线的剖视图。

图3b是沿着图2中的3b－3b线的剖视图。

图3c是沿着图2中的3c－3c线的剖视图。

图3d是沿着图2中的3d－3d线的剖视图。

图4a是表示本发明的实施方式所涉及的半导体存储器的制造方法的俯视图。

图4b是表示本发明的实施方式所涉及的半导体存储器的制造方法的俯视图。

图4c是表示本发明的实施方式所涉及的半导体存储器的制造方法的俯视图。

图4d是表示本发明的实施方式所涉及的半导体存储器的制造方法的俯视图。

图4e是表示本发明的实施方式所涉及的半导体存储器的制造方法的俯视图。

图5a是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图。

图5b是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图。

图5c是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4a中的5c－5c线的剖视图。

图5d是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图。

图5e是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图。

图5f是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图。

图5g是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4b中的5g－5g线的剖视图。

图5h是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4c中的5h－5h线的剖视图。

图5i是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4d中的5i－5i线的剖视图。

图5j是表示本发明的实施方式所涉及的半导体存储器的制造方法的剖视图，是沿着图4e中的5j－5j线的剖视图。

图6是表示本发明的实施方式所涉及的存储单元阵列的构成的俯视图。

图7是表示本发明的实施方式所涉及的存储单元阵列的构成的俯视图。

图8是本发明的其它的实施方式所涉及的存储单元的俯视图。

图9是本发明的其它的实施方式所涉及的存储单元的俯视图。

具体实施方式

以下，参照附图对本发明的实施方式的一个例子进行说明。此外，在各附图中对相同或者等效的构成要素以及部分附加相同的参照附图标记。

图2是构成本发明的实施方式所涉及的半导体存储器的存储单元10的俯视图，图3a、图3b、图3c以及图3d分别是沿着图2中的3a－3a线、3b－3b线、3c－3c线以及3d－3d线的剖视图。

存储单元10构成由单层的多晶硅膜构成浮栅以及控制栅的eeprom。存储单元10包含第一电容器20、第二电容器30以及晶体管40构成。构成第一电容器20的上部电极的第一导电层27，构成第二电容器30的上部电极的第二导电层37以及晶体管40的栅极电极47由单一的多晶硅膜50一体地形成，并相互连接。

如图3a～图3d所示，存储单元10具有硅基板11、和形成在硅基板11的表层部的具有p型的导电型的扩散层亦即p阱12。如图2所示，在p阱12的表层部设有相互分离地设置的具有n型的导电型的扩散层亦即n阱21以及31。第一电容器20设置在n阱21上，第二电容器30设置在n阱31上。

图3a以及图3b示出第一电容器20的剖面结构。第一电容器20构成为包含n阱21、由设置在n阱21的表面的氧化硅膜60构成的第一绝缘膜26、以及由设置在第一绝缘膜26的表面的单层的多晶硅膜50构成的第一导电层27。第一电容器20在n阱21的表层部具有与第一导电层27邻接地设置的n型扩散层22a以及22b。第一电容器20还在n阱21的表层部具有与第一导电层27邻接地设置的p型扩散层24。n型扩散层22a、22b以及p型扩散层24具有比n阱21中的杂质浓度高的杂质浓度。

在本实施方式所涉及的存储单元10中n型扩散层22a、22b与p型扩散层24相互分离地配置。第一导电层27是具有多个边的大致矩形形状，n型扩散层22a以及22b与第一导电层27的相互对置的边邻接地设置。另外，n型扩散层22a以及22b以不从第一导电层27的邻接的边突出的位置以及大小被设置，即，n型扩散层22a以及22b以在俯视时不与第一导电层27的邻接的边重叠的位置以及大小被设置。另一方面，p型扩散层24与第一导电层27的与n型扩散层22a以及22b分别邻接的边不同的边邻接地设置。另外，p型扩散层24以不从第一导电层27的邻接的边突出的位置以及大小被设置，即，p型扩散层24以在俯视时不与第一导电层27的邻接的边重叠的位置以及大小被设置。

在n型扩散层22a、22b以及p型扩散层24分别连接有由钨等导电体构成的触点23a、23b以及25。构成第一电容器20的n阱21的外周部例如被通过sti(shallowtrenchisolation：浅沟道隔离)法形成的由sio2等绝缘体构成的元件分离膜28包围，第一电容器20与作为存储单元10的其它的构成要素的第二电容器30以及晶体管40绝缘分离。

图3a以及图3c示出第二电容器30的剖面结构。第二电容器30构成为包含n阱31、由设置在n阱31的表面的氧化硅膜60构成的第二绝缘膜36、以及由设置在第二绝缘膜36的表面的单层的多晶硅膜50构成的第二导电层37。此外，第二导电层37由与构成第一电容器20的第一导电层27共用的多晶硅膜50构成，因此，与第一导电层27电连接。同样地，第二绝缘膜36由与构成第一电容器20的第一绝缘膜26共用的氧化硅膜60构成。第二电容器30在n阱31的表层部具有与第二导电层37邻接地设置的n型扩散层32a以及32b。第二电容器30还在n阱31的表层部具有与第一导电层37邻接地设置的p型扩散层34。n型扩散层32a、32b以及p型扩散层34具有比n阱31中的杂质浓度高的杂质浓度。

在本实施方式所涉及的存储单元10中n型扩散层32a、32b以及p型扩散层34相互分离地配置。第二导电层37是具有多个边的大致矩形形状，n型扩散层32a以及32b与第二导电层37的相互对置的边邻接地设置。另外，n型扩散层32a以及32b设置为不从第二导电层37的邻接的边突出的位置以及大小，即，n型扩散层32a以及32b以在俯视时不与第二导电层37的邻接的边重叠的位置以及大小被设置。另一方面，p型扩散层34与第二导电层37的与n型扩散层32a以及32b分别邻接的边不同的边邻接地设置。另外，p型扩散层34以不从第二导电层37的邻接的边突出的位置以及大小被设置，即p型扩散层34以在俯视时不与第二导电层37的邻接的边重叠的位置以及大小被设置。

在n型扩散层32a以及p型扩散层34分别连接有由钨等导电体构成的触点33a以及35。构成第二电容器30的n阱31的外周部被例如通过sti法形成的由sio2等绝缘体构成的元件分离膜38包围，第二电容器30与作为存储单元10的其它的构成要素的第一电容器20以及晶体管40绝缘分离。

构成第一电容器20的第一导电层27的面积比构成第二电容器30的第二导电层37的面积大。因此，第一电容器20的静电电容比第二电容器30的静电电容大。

如图2所示，晶体管40设置在第一电容器20与第二电容器30之间。图3d示出晶体管40的剖面结构。晶体管40构成为包含p阱12、由设置在p阱12的表面的氧化硅膜60构成的栅极绝缘膜46、由设置在栅极绝缘膜46的表面的单层的多晶硅膜50构成的栅极电极47、以及在p阱12的表层部以夹着栅极电极47的方式设置的具有n型的导电型的源极42a以及漏极42b。即，晶体管40具有n沟道型的mosfet(metal-oxide-semiconductorfield-effecttransistor：金属氧化物半导体场效应晶体管)的构成。栅极电极47由与构成第一电容器20的第一导电层27以及构成第二电容器30的第二导电层37共用的多晶硅膜50构成，因此，与第一导电层27以及第二导电层37电连接。即，在存储单元10中，第一导电层27、第二导电层37以及栅极电极47由单一的多晶硅膜50一体地形成。同样地，栅极绝缘膜46由与构成第一电容器20的第一绝缘膜26以及构成第二电容器30的第二绝缘膜36共用的氧化硅膜60构成。

在源极42a以及漏极42b分别连接有由钨等导电体构成的触点43a以及43b。晶体管40的外周部被例如通过sti法形成的由sio2等绝缘体构成的元件分离膜48包围，晶体管40与作为存储单元10的其它的构成要素的第一电容器20以及第二电容器30绝缘分离。

在存储单元10中，构成第一导电层27、第二导电层37以及栅极电极47的多晶硅膜50担负浮栅以及控制栅这双方的作用。第一电容器20用于多晶硅膜50的电压控制。第二电容器30是对多晶硅膜50进行通过隧穿现象的电子的注入以及电子的抽出的数据写入以及数据消除用的电容器。晶体管40是流过与多晶硅膜50中的电子的积蓄状态随影的读出电流的数据读出用的晶体管。

在将电子注入多晶硅膜50的情况下，对构成第一电容器20的n阱21施加正的高电压并且对构成第二电容器30的n阱31施加接地电位。对n阱21的电压施加经由分别与n型扩散层22a、22b连接的触点23a、23b来进行，对n阱31的电压施加经由与n型扩散层32a连接的触点33a来进行。

如上述那样，构成第一电容器20的第一导电层27的面积比构成第二电容器30的第二导电层37的面积大。因此，多晶硅膜50的电压被施加给n阱21的电压支配性地控制。即，多晶硅膜50的电压追随施加给n阱21的电压。

在第一电容器20中，在对n阱21施加正的电压的情况下，优选也对作为p型的载流子供给源发挥作用的p型扩散层24施加与n阱21相同的正的电压。通过对p型扩散层24施加正的电压，在n阱21的第一导电层27的正下区域促进p型的沟道形成，良好地发挥第一电容器20中的多晶硅膜50的电压控制功能。对p型扩散层24的电压施加经由与p型扩散层24连接的触点25来进行。

在第二电容器30中，通过对多晶硅膜50施加与对n阱21的施加电压对应的正的高电压，在第二导电层37与施加了接地电位的n阱31之间产生电位差。即，在第二电容器30的第二绝缘膜36施加高电压。通过该电位差，产生fn隧穿现象(fowler-nordheimtunneling：电场协助隧穿)，在第二电容器30中，对第二导电层37注入电子。即，存储单元10成为在作为浮栅发挥作用的多晶硅膜50积蓄电子的程序状态。

另一方面，在抽出积蓄在多晶硅膜50的电子的情况下，对构成第一电容器20的n阱21施加接地电位并且对构成第二电容器30的n阱31施加正的高电压。如上述那样，多晶硅膜50的电压追随施加给n阱21的电压。

在第二电容器30中，在对n阱31施加正的电压的情况下，优选也对作为p型的载流子供给源发挥作用的p型扩散层34施加与n阱31相同的正的电压。通过对p型扩散层34施加正的电压，在n阱31的第二导电层37的正下区域促进p型的沟道形成，良好地发挥第二电容器30的使隧穿效应产生的功能。

在第二电容器30中，在具有接地电位附近的电位的第二导电层37与施加了正的高电压的n阱31之间产生电位差。由于该电位差，产生fn隧穿现象，在第二电容器30中，抽出注入到第二导电层37(多晶硅膜50)的电子。即，存储单元10成为积蓄于作为浮栅发挥作用的多晶硅膜50的电子的量比程序状态时的电子的量少的消除状态。

在程序状态下晶体管40的栅极阈值电压相对较高，在消除状态下晶体管40的栅极阈值电压相对较低。通过使晶体管40的栅极电极47作为控制栅发挥作用，检测在晶体管40流过的电流，能够判定是程序状态还是消除状态，由此实现存储器功能。

以下，对存储单元10的制造方法进行说明。图4a～图4e以及图5a～图5j分别是表示存储单元10的制造方法的一个例子的俯视图以及剖视图。此外，图5c是沿着图4a中的5c－5c线的剖视图。图5g是沿着图4b中的5g－5g线的剖视图。图5h是沿着图4c中的5h－5h线的剖视图。图5i是沿着图4d中的5i－5i线的剖视图。图5j是沿着图4e中的5j－5j线的剖视图。

首先，通过离子注入法在硅基板11的表层部形成具有p型的导电型的p阱12(图5a)。

接下来，通过sti法在p阱12的表层部形成由sio2等绝缘体构成的元件分离膜28、38以及48。即，在p阱12的表面通过蚀刻形成沟道，并通过cvd(chemicalvapordeposition：化学气相沉积)法在该沟道埋入sio2等绝缘体，通过cmp(chemicalmechanicalpolishing：化学机械抛光)法对该绝缘体的表面进行平坦化，从而形成元件分离膜28、38以及48。元件分离膜28、38以及48以包围构成存储单元10的第一电容器20、第二电容器30以及晶体管40的外周的方式形成，将它们相互绝缘分离(图5b)。

接下来，在p阱12的表面形成抗蚀剂膜300，并使用光刻技术对抗蚀剂膜300进行图案化。其后，通过离子注入法经由图案化后的抗蚀剂膜300向p阱12的表面注入砷或者磷。由此，在p阱12的表层部的相互分离的位置形成具有n型的导电型的n阱21以及31(图4a、图5c)。

接下来，通过热氧化法形成一体地覆盖p阱12以及n阱21、31的表面的氧化硅膜60。氧化硅膜60形成构成第一电容器20的第一绝缘膜26、构成第二电容器30的第二绝缘膜36以及晶体管40的栅极绝缘膜46(图5d)。

接下来，通过cvd法在氧化硅膜60的表面形成多晶硅膜50(图5e)。接下来，通过离子注入法，在多晶硅膜50的整个面注入磷或者砷。由此，赋予多晶硅膜50的整体n型的导电性(图5f)。

接下来，在多晶硅膜50的表面形成抗蚀剂膜310，并使用光刻技术对抗蚀剂膜310进行图案化。其后，通过使用抗蚀剂膜310作为掩膜的蚀刻，对多晶硅膜50进行图案化。通过多晶硅膜50构成第一电容器20的第一导电层27、第二电容器30的第二导电层37以及晶体管40的栅极电极47(图4b、图5g)。

接下来，在经过了上述的各工序的硅基板11的表面形成抗蚀剂膜320，并使用光刻技术对抗蚀剂膜320进行图案化。其后，通过离子注入法经由图案化后的抗蚀剂膜320对n阱21以及31的表面注入砷或者磷。在该离子注入中，抗蚀剂膜320、第一导电层27、第二导电层37以及栅极电极47作为掩膜发挥作用。由此，在n阱21的表层部与第一导电层27邻接地形成n型扩散层22a以及22b，在n阱31的表层部与第二导电层37邻接地形成n型扩散层32a以及32b，在p阱12的表层部与栅极电极47邻接地形成n型的源极42a以及漏极42b(图4c、图5h)。

接下来，在经过了上述的各工序的硅基板11的表面形成抗蚀剂膜330，并使用光刻技术对抗蚀剂膜330进行图案化。其后，通过离子注入法经由图案化后的抗蚀剂膜330对n阱21以及31的表面注入硼。在该离子注入中，抗蚀剂膜330、第一导电层27以及第二导电层37作为掩膜发挥作用。由此，在n阱21的表层部与第一导电层27邻接形成地p型扩散层24，在n阱31的表层部与第二导电层37邻接地形成p型扩散层34(图4d、图5i)。

接下来，通过cvd法在经过了上述的各工序的硅基板11的表面形成由sio2等绝缘体构成的绝缘膜(未图示)，并在该绝缘膜形成接触孔。其后，通过cvd法由钨等导电体填埋接触孔。由此，形成分别与n型扩散层22a、22b以及32a连接的触点23a、23b以及33a，形成分别与p型扩散层24以及34连接的触点25以及35，并形成分别与源极42a以及漏极42b连接的触点43a以及43b(图4e、图5j)。

图6以及图7分别是表示构成为包含多个存储单元10的存储单元阵列100a以及100b的布局的一个例子的俯视图。在存储单元阵列100a以及100b中，多个存储单元10的各个构成为与相邻的其它的存储单元10共用n阱21、31、n型扩散层22a、22b以及p型扩散层24、34。由此，能够期待缩小存储单元阵列的面积的效果。在图7所示的存储单元阵列100b中，多个存储单元10的各个构成为还与相邻的其它的存储单元10共用第二电容器30中的n型扩散层32a、32b以及p型扩散层34，能够期待进一步的面积的缩小效果。

如以上那样，在本发明的实施方式所涉及的存储单元10中，第一电容器20具有在n阱21的表层部与第一导电层27邻接地设置的n型扩散层22a、22b和在n阱21的表层部与第一导电层27邻接并且与n型扩散层22a、22b分离地设置的p型扩散层24。这样，通过相互分离地配置杂质浓度比较高的n型扩散层22a、22b以及p型扩散层24，能够降低由于掩膜偏移等而产生n型扩散层22a、22b与p型扩散层24重叠的区域的风险。并且，n型扩散层22a、22b和p型扩散层24与第一导电层27的相互不同的边邻接地设置，所以能够使产生n型扩散层22a、22b以及p型扩散层24重叠的区域的风险几乎为零。由此，能够降低分别与n型扩散层22a、22b以及p型扩散层24连接的触点23a、23b以及25与图1所示那样的n型扩散层和p型扩散层重叠的区域200连接的风险，能够防止由于掩膜偏移引起的存储器性能的降低。

第二电容器30与第一电容器20同样具有在n阱31的表层部与第二导电层37邻接地设置的n型扩散层32a、32b和在n阱31的表层部与第二导电层37邻接并且与n型扩散层32a、32b分离地设置的p型扩散层34。这样通过相互分离地配置杂质浓度比较高的n型扩散层32a、32b以及p型扩散层34，能够降低由于掩膜偏移等而产生n型扩散层32a、32b与p型扩散层34重叠的区域的风险。并且，由于n型扩散层32a、32b和p型扩散层34与第二导电层37的相互不同的边邻接地设置，所以能够使产生n型扩散层32a、32b与p型扩散层34重叠的区域的风险几乎为零。由此，能够降低分别与n型扩散层32a、32b以及p型扩散层34连接的触点33a以及35与图1所示那样的n型扩散层与p型扩散层重叠的区域200连接的风险，能够防止由于掩膜偏移所引起的存储器性能的降低。

另外，在第一电容器20中，n型扩散层22a、22b以及p型扩散层24以不从第一导电层27的邻接的边突出的位置以及大小被设置。由此，能够减小形成n型扩散层22a、22b以及p型扩散层24时的掩膜偏移所引起的第一电容器20的静电电容的变动。

同样地，在第二电容器30中，n型扩散层32a、32b以及p型扩散层34以不从第二导电层37的邻接的边突出的位置以及大小被设置。由此，能够减小形成n型扩散层32a、32b以及p型扩散层34时的掩膜偏移所引起的第二电容器30的静电电容的变动。

在本实施方式所涉及的存储单元10中，根据第一电容器30与第二电容器20的静电电容比控制多晶硅膜50的电压使fn隧穿现象产生。因此，抑制第一电容器20以及第二电容器30的静电电容的变动，确保静电电容的精度较重要。

根据本实施方式所涉及的存储单元10的制造方法，在多晶硅膜50的成膜后，在形成n型扩散层22a、22b、32a、32b以及p型扩散层24以及34之前，对多晶硅膜50的整个面注入杂质，由此，赋予多晶硅膜50的整体单一的导电性(参照图5f)。这样，通过预先对多晶硅膜50的整体赋予导电性，能够抑制随着其后实施的用于形成n型扩散层22a、22b、32a、32b以及p型扩散层24以及34的离子注入而多晶硅膜50的导电型部分地变化。在多晶硅膜50中p型的区域和n型的区域混在的情况下，在多晶硅膜50内形成pn结，导致妨碍多晶硅膜50的作为电容器电极或者栅极电极的功能。通过预先对多晶硅膜50的整体赋予导电性，即使在其后实施离子注入的情况下，多晶硅膜50也能够维持单一的导电型，能够避免多晶硅膜50内的pn结的形成。

此外，本实施方式所涉及的存储单元10也能够如以下那样进行改变。即，如图8所示的存储单元10a那样，也可以针对图2所示的存储单元10的构成，调换n型扩散层22a、22b与p型扩散层24的配置，并调换n型扩散层32a、32b与p型扩散层34的配置。根据图8所示的存储单元10a，成为沿着多晶硅膜50的长边方向(第一电容器20、晶体管40以及第二电容器30排列的方向)，依次排列p型区域(p型扩散层24)、n型区域(源极42a以及漏极42b)以及p型区域(p型扩散层34)的构成。这样，在沿着多晶硅膜50的长边方向交替地配置p型区域和n型区域的情况下，如上述那样，预先对多晶硅膜50的整体赋予导电性在避免多晶硅膜50内的pn结的形成上特别有效。另一方面，根据图2所示的存储单元10的构成，成为沿着多晶硅膜50的长边方向，依次排列n型区域(n型扩散层22a、22b)、n型区域(源极42a以及漏极42b)以及n型区域(n型扩散层32a、32b)的构成。这样，在沿着多晶硅膜50的长边方向具有相同的导电型的区域连续的情况下，不会在多晶硅膜50内形成pn结，所以能够省略预先对多晶硅膜50的整体赋予导电性的工序(参照图5f)。

另外，在上述的实施方式中，例示了与第一导电层27邻接地设置n型扩散层22a、22b，并与第二导电层37邻接地设置n型扩散层32a、32b的情况，但如图9所示的存储单元10b那样，也能够与第一导电层27分离地设置n型扩散层22，并与第二导电层37分离地设置n型扩散层32。

另外，在本实施方式中，例示了由多晶硅膜构成第一导电层27、第二导电层37以及栅极电极47的情况，但也能够由具有导电性的其它的材料构成。另外，在本实施方式中，例示了由氧化硅膜构成第一绝缘膜26、第二绝缘膜36以及栅极绝缘膜46的情况，但也能够由具有绝缘性的其它的材料构成。

此外，n阱21是本发明中的第一扩散层的一个例子。n型扩散层22a、22b是本发明中的第二扩散层的一个例子。p型扩散层24是本发明中的第三扩散层的一个例子。第一绝缘膜26是本发明中的第一绝缘膜的一个例子。第一导电层27是本发明中的第一导电层的一个例子。第一电容器20是本发明中的第一电容器的一个例子。n阱31是本发明中的第四扩散层的一个例子。n型扩散层32a、32b是本发明中的第五扩散层的一个例子。p型扩散层34是本发明中的第六扩散层的一个例子。第二绝缘膜36是本发明中的第二绝缘膜的一个例子。第二导电层37是本发明中的第二导电层的一个例子。第二电容器30是本发明中的第二电容器的一个例子。栅极电极47是本发明中的第三导电层的一个例子。晶体管40是本发明中的晶体管的一个例子。

附图标记说明

10、10a、10b…存储单元，11…硅基板，20…第一电容器，21…n阱，22a、22b…n型扩散层，23a、23b、25…触点，24…p型扩散层，26…第一绝缘膜，27…第一导电层，30…第二电容器，31…n阱，32a、32b…n型扩散层，33a、35…触点，34…p型扩散层，36…第二绝缘膜，37…第二导电层，40…晶体管，42a…源极，43a、43b…触点，42b…漏极，46…栅极绝缘膜，47…栅极电极，50…多晶硅膜，60…氧化硅膜，100a、100b…存储单元阵列。