半导体封装的制作方法

本发明实施例涉及一种半导体装置。

背景技术：

半导体装置及集成电路通常是在单个半导体晶片上制成。晶片的管芯可与其他半导体装置或管芯一起在晶片级上进行处理及封装，且包括重布线层用于对管芯及/或半导体装置进行布线及互连，从而进行晶片级封装。

技术实现要素：

本发明实施例的一种半导体封装至少具有芯片及重布线层。所述重布线层设置在所述芯片上。所述重布线层包括接合部，所述接合部具有环绕所述芯片的第一接垫及第二接垫。所述第一接垫围绕所述芯片的位置排列且所述第二接垫排列在所述芯片的所述位置之上。位置更靠近所述芯片的所述第二接垫窄于位置更远离所述芯片的所述第一接垫。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1到图8是根据本发明一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图,其中图5b是示出图5a所示结构的一部分的示意性放大局部剖视图。

图9a是说明根据本发明的一些示例性实施例，在封装结构中重布线层的接合部的示例性布局的示意性俯视图。

图9b到图9d是分别沿剖面线a-a’、b-b’及c-c’截取的说明图9a所示接合部的第一接垫、第二接垫及第三接垫的示意性剖视图。

图10a是说明根据本发明的一些示例性实施例，在封装结构中重布线层的一部分的示例性布局的示意性俯视图。

图10b到图10d是分别沿剖面线a-a’、b-b’及c-c’截取的说明图10a所示接合部的第一接垫、第二接垫及第三接垫的示意性剖视图。

图11a是说明根据本发明的一些示例性实施例，在封装结构中重布线层的一部分的示例性布局的示意性俯视图。

图11b是沿剖面线a-a’截取的说明图11a所示接合部的第一接垫的示意性剖视图。

图12是说明根据本发明一些示例性实施例的半导体封装的示意性剖视图。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及设置形式的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”、“第四”等用语来阐述图中所说明的相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用所述用语。

还可包括其他特征及工艺。举例来说，可包括测试结构以帮助进行三维(3d)封装或三维集成电路(3dic)装置的验证测试。测试结构可包括例如形成于重布线层中或衬底上的测试垫，所述测试垫使得能够测试3d封装或3dic、使用探针(probe)及/或探针卡(probecard)等。可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包含对已知良好管芯的中间验证的测试方法一起使用，以提高良率(yield)及降低成本。

图1到图8是根据一些示例性实施例在半导体封装的制造方法中的各种阶段的示意性剖视图,其中图5b是示出图5a所示结构的一部分的示意性放大局部剖视图。在示例性实施例中，所述半导体制造方法是晶片级封装工艺的一部分。在一些实施例中，示出两个管芯来代表晶片的多个管芯，且示出一个或多个封装10来代表根据半导体制造方法获得的多个半导体封装。参照图1，在一些实施例中，提供载体102，且载体102可为玻璃载体或任何适于所述半导体封装的制造方法的载体。在一些实施例中，将载体102设置成上面涂布有剥离层104，且剥离层的材料可为适合于使载体102从设置于其上的以上各层或管芯剥离的任何材料。参照图2，在一些实施例中，在载体102上形成层间穿孔(throughinterlayervia，tiv)110。在一些实施例中，层间穿孔110是集成扇出型(integratedfan-out，info)穿孔。在一些实施例中，层间穿孔110是通过以下方式形成：在剥离层104上形成掩模图案(图中未示出)，所述掩模图案具有暴露出载体102上的剥离层104的开口；通过电镀或沉积形成填充所述开口的金属性材料以形成层间穿孔；以及然后移除所述掩模图案。在一些实施例中，如图2所示，虚线表示在后续切割工艺(cuttingprocess)中封装结构100的切割线，且层间穿孔110可被排列成靠近且/或沿着切割线但不位于所述切割线上。在替代实施例中，层间穿孔是可选的，且可省略形成层间穿孔。

参照图3，提供管芯120并将管芯120放置在载体102之上。在一些实施例中，在剥离层104与管芯120之间设置管芯贴合膜106，用于更好地将管芯120粘合到载体102的剥离层104。在示例性实施例中，如图3所示，管芯120可包括不同类型的管芯或相同类型的管芯。在一些实施例中，管芯120可包括选自以下的一种或多种类型的芯片：应用专用集成电路(application-specificintegratedcircuit，asic)芯片、模拟芯片(analogchip)、传感器芯片(sensorchip)、无线及射频芯片、电压调节器芯片(voltageregulatorchip)或存储器芯片。在某些实施例中，管芯与芯片可互换使用。在某些实施例中，管芯120设置有：触点或接垫122，位于管芯120的衬底121上；保护层124，形成在衬底121之上且具有暴露出接垫122的开口；以及导电柱126，位于所述开口内并连接到接垫122。在一些实施例中，接垫122是铝垫、铜垫或其他适合的金属垫。在一些实施例中，保护层124的材料包括氮化硅、氮氧化硅、聚合物材料、或介电材料。在一些实施例中，导电柱126是铜柱或铜合金柱。在一个实施例中，提供管芯120并将管芯120以其有源表面120a面朝上的方式结合到载体102(如图3所示)。在某些实施例中，层间穿孔110沿管芯120的周边排列。然而，根据产品设计，一些层间穿孔110可排列在除管芯120的周边以外的位置处。在某些实施例中，除如图3所示并排堆叠在载体102之上的管芯120以外，封装结构100可进一步包括堆叠在不同平面上的其他管芯，且可根据产品设计调整或修改并排排列的或堆叠在另一(些)管芯之上的管芯的数目，但所述管芯的数目不受示例性实施例的限制。

参照图4，在一些实施例中，对位于载体102之上的管芯120及层间穿孔110进行模塑并将其包封在模塑化合物160中。在一个实施例中，模塑化合物160填充管芯120与层间穿孔110之间的空间，并覆盖剥离层104之上的管芯120及层间穿孔110。在一个实施例中，模塑化合物160的材料包括环氧树脂(epoxyresin)、酚醛树脂(phenolicresin)、或含硅树脂。在一些实施例中，然后对模塑化合物160进行平面化，以暴露出层间穿孔110的顶部110a以及管芯120的有源表面120a。在一些实施例中，对经上覆模塑的模塑化合物160及层间穿孔110进行抛光，直到暴露出管芯120的导电柱126。在一个实施例中，在平面化之后，层间穿孔110的顶部110a、模塑化合物160的顶表面160a、以及管芯120的有源表面120a变得实质上彼此处于同一平面且齐平。在一些实施例中，通过研磨工艺(grindingprocess)或化学机械抛光(chemicalmechanicalpolishing，cmp)工艺来对模塑化合物160及/或层间穿孔110进行平面化。

参照图5a，在一些实施例中，在模塑化合物160上、层间穿孔110之上以及管芯120上形成重布线层170。在一些实施例中，重布线层170电连接到层间穿孔110及管芯120。形成重布线层170包括交替地依序形成多于一个介电材料层及多于一个金属化层。

参照图5a，在某些实施例中，重布线层170是通过以下方式形成：在模塑化合物160上、层间穿孔110之上以及管芯120上依序形成下部介电材料层171、第一金属化层172、中间介电材料层173、第二金属化层174以及顶部介电材料层175。在一些实施例中，形成重布线层170包括：形成具有暴露出管芯120的导电柱126的开口的下部介电材料层171；在下部介电材料层171之上形成填充所述开口的金属层(图中未示出)；并将所述金属层图案化以形成第一金属化层172。在一些实施例中，形成重布线层170进一步包括：形成具有暴露出第一金属化层172的一些部分的开口的中间介电材料层173；在中间介电材料层173之上形成填充所述开口的另一金属层(图中未示出)；且然后将所述金属层图案化以形成第二金属化层174。在一些实施例中，形成重布线层170进一步包括：形成具有暴露出第二金属化层174的一些部分的开口s1、s2及s3的顶部介电材料层175。在一些实施例中，第一金属化层172经由导电柱126与管芯120电连接，并与层间穿孔110电连接。在一些实施例中，第二金属化层174与第一金属化层172电连接。

在一些实施例中，介电材料层171、173、175的材料可相同或不同。在一些实施例中，介电材料层171、173、175的材料包括一种或多种聚合物介电材料，例如聚酰亚胺、苯并环丁烯(bcb)、聚苯并恶唑(pbo)、或任意其他适当的聚合物系介电材料。在一些实施例中，金属化层172及174的材料可相同或不同，且金属化层172及174的材料可选自铜、镍、铝、钨、或其组合。

图5b是示出图5a所示重布线层170的一部分的示意性放大局部剖视图。在一些实施例中，第二金属化层174具有：接合部174a，包括例如球接垫等接触接垫；以及布线部174b，包括迹线，例如布线迹线或扇出型迹线。在某些实施例中，第二金属化层174的接合部174a被顶部介电材料层175暴露出，而布线部174b被顶部介电材料层175覆盖。在一些实施例中，接合部174a包括分别被开口s1、s2及s3暴露出的第一接垫1741、第二接垫1742以及第三接垫1743。在一些实施例中，可在接垫1741、1742及1743的顶表面上形成晶种层(图中未示出)，用于在接垫与顶部介电材料层175之间提供更好的粘合。在一些实施例中，第一接垫1741、第二接垫1742以及第三接垫1743具有不同的形状及大小，而第一开口s1、第二开口s2以及第三开口s3具有相同的形状及相同的大小。在一些实施例中，第一开口s1、第二开口s2以及第三开口s3为具有相同直径d的圆形开口。

参照图6，在接合部174a上形成球下金属(under-ballmetallurgy，ubm)图案180。在一些实施例中，球下金属图案180设置在第一接垫1741、第二接垫1742以及第三接垫1743的被暴露出的顶表面上，用于与随后形成的导电元件电连接。如图6所示，例如球下金属图案180被形成为覆盖开口s1、s2及s3以及被开口s1、s2及s3暴露出的第一接垫1741、第二接垫1742以及第三接垫1743、以及顶部介电材料层175的一些部分。在一些实施例中，球下金属图案180被形成为适形于开口s1、s2及s3以及接垫1741、1742及1743的轮廓。在一些实施例中，球下金属图案180的大小对应于开口s1、s2及s3的大小。在一个实施例中，开口s1、s2及s3具有实质上相同的大小，且各自形成的球下金属图案180可具有同一大小。在一些实施例中，球下金属图案180的材料可包括铜、镍、钛、钨、合金及/或其组合。在一些实施例中，举例来说，球下金属图案180可通过溅镀、电镀或沉积来形成。在替代实施例中，形成球下金属图案对于封装结构100来说可以是可选的且可被省略。在一些实施例中，在将导电元件结合到接合部的接垫之前未形成球下金属图案，但可在所述接垫的表面上形成晶种层，用于增强接垫与上覆介电材料层之间、以及接垫与随后设置的导电元件之间的粘合。

参照图7，在球下金属图案180上设置导电元件190。在一些实施例中，可通过执行球放置工艺(ballplacementprocess)且然后通过回流焊接工艺(reflowprocess)将导电元件190设置在球下金属图案180上并固定到球下金属图案180。在一些实施例中，导电元件190例如是焊料球(solderball)或球栅阵列(ballgridarray，bga)球。在一些实施例中，导电元件190通过焊剂连接到球下金属图案180。如图7所示，导电元件190中的一些导电元件经由第二金属化层174的接合部174a以及第一金属化层172电连接到管芯120，且导电元件190中的一些导电元件经由第二金属化层174的接合部174a以及第一金属化层172电连接到层间穿孔110。

参照图7到图8，在一些实施例中，将封装结构翻转(上下倒置)，并从模塑化合物160及管芯120移除载体102。在一些实施例中，随后执行分割(dicing)工艺，以沿切割线(虚线)将整个封装结构100切割(至少切穿重布线层170及模塑化合物160)成个别且分离的半导体封装10。在一个实施例中，所述分割工艺是包括机械锯切或激光切割的晶片分割工艺。

在替代实施例中，半导体封装10可进一步包括设置在管芯120之上的额外的管芯或子封装单元，且可形成另一重布线层以电连接额外的管芯或子封装单元。本发明的结构及/或工艺不受限于示例性实施例。

图9a是说明根据本发明的一些示例性实施例，在封装结构中重布线层170的接合部174a的示例性布局的示意性俯视图。在图9a中，出于说明目的，未示出布线部174b。图9b到图9d是分别沿剖面线a-a’、b-b’及c-c’截取的说明图9a所示接合部的第一接垫、第二接垫及第三接垫的示意性剖视图。在图9a中，虚线表示管芯的位置。在一些实施例中，如在图9a中所见，第一接垫1741、第二接垫1742以及第三接垫1743在管芯的位置周围环绕管芯排列成环状。在某些实施例中，第一接垫1741是圆形接垫，且具有第一大小d1(即，圆形接垫的直径)的第一接垫1741以固定的间隔p1排列成第一矩形环(称为第一环r1)形状。在某些实施例中，第二接垫1742是椭圆形接垫，且具有第二大小d2(即，在半短轴上的长度)的第二接垫1742以固定的间隔p2排列成第二矩形环(称为第二环r2)形状。在某些实施例中，第三接垫1743是椭圆形接垫，且具有第三大小d3(即，在半短轴上的长度)的第三接垫1743以固定的间隔p3排列成第三矩形环(称为第三环r3)形状。相比于圆形接垫，椭圆形接垫在半短轴上较窄，且在半短轴上的长度被称为椭圆形接垫的宽度。在一些实施例中，第一接垫1741被排列成最远离管芯，而第三接垫1743被排列成最靠近管芯。在一些实施例中，第三接垫1743被排列在位于下方的管芯的位置之上并分布到位于下方的管芯的位置之上。接垫更靠近或更远离芯片或管芯(或芯片或管芯的周边)排列是由接垫到芯片或管芯的周边的最短距离决定。此外，相比于围绕或环绕芯片位置定位的接垫，位于芯片位置之上或上方的接垫被视为位置更靠近芯片或管芯。在一些实施例中，第二接垫1742排列在第一接垫1741与第三接垫1743之间。在一些实施例中，第一大小d1大于第二大小d2，且第二大小d2大于第三大小d3。在一些实施例中，圆形接垫的大小d1与椭圆形接垫的在半长轴上的长度实质上相同，但与椭圆形接垫的在半短轴上的长度(大小d2、d3)不同。在一些实施例中，收缩率可介于0.99至0.50范围内。在一些实施例中，收缩率可介于0.9至0.8范围内。以收缩率为0.9为例，d2为约0.9*d1，且d3为约0.9*d2或0.81*d1。也就是说，这些接垫的至少一个尺寸(例如，圆形垫的大小d1或椭圆形垫的在半长轴上的长度)保持相同(不变)，且更靠近管芯排列的接垫在半短轴上的大小更小(对于椭圆形接垫来说)。在某些实施例中，所有这些接垫沿接近于管芯的周边的方向(例如，示出为箭头的径向向内方向)具有设定为相同的一个尺寸(例如，长度)(即，圆形接垫的直径(大小d1)等于椭圆形接垫的在半长轴上的长度)，而所述接垫在另一尺寸(例如，沿与径向向内方向成90度角的方向上的宽度)上变窄。在某些实施例中，接垫的设定尺寸(例如，圆形接垫的直径或椭圆形接垫的在半长轴上的长度)是预定的，且对应于随后设置的导电元件或球的大小。

在某些实施例中，通过将椭圆形接垫排列在环绕管芯的内侧区域中并将圆形接垫排列在环绕管芯的外侧区域中，保存了相邻接垫之间更大的空间余量(spaceallowance)供布线部或迹线在其之间穿过，因此增强了布局灵活性并提高了封装的可靠性。在某些实施例中，接垫越靠近管芯，椭圆形接垫的在半短轴上的大小越短。在某些实施例中，接垫的在半短轴上的大小变化可相对于管芯与接垫之间的距离呈线性关系或非线性关系。在一些实施例中，接垫的在半短轴上的大小可相对于管芯与接垫环之间的距离逐步地减小。在一些实施例中，距离管芯最远的接垫可以是圆形接垫。在示例性实施例中，使用圆形接垫及椭圆形接垫作为实例，但接垫的形状不受限于本文中所述实施例，且可采用其他多边形形状。

图10a是说明根据本发明的一些示例性实施例，在封装结构中重布线层的一部分的示例性布局的示意性俯视图。在图10a中，示出球下金属图案以说明球下金属图案与重布线层170a的接合部jp及布线部rp的相对位置及大小。在图10a中，连接到接合部jp的通孔部va的位置被示出为虚线。图10b到图10d是分别沿剖面线a-a’、b-b’及c-c’截取的说明图10a所示接合部jp的第一接垫、第二接垫及第三接垫的示意性剖视图。

在图10a中，在一些实施例中，重布线层170a的接合部jp的一些部分与布线部rp的一些部分连接。在一些实施例中，接合部jp包括第一接垫1010、第二接垫1020以及第三接垫1030，且布线部rp包括第一布线迹线1040、第二布线迹线1050、第三布线迹线1060以及第四布线迹线1070。参照图10a到图10d，在某些实施例中，第一接垫1010经由第一接垫1010的第一接合颈部1015与第一布线迹线1040连接。在一些实施例中，第一接垫1010可被成形为几乎圆形接垫，其中第一接合颈部1015向外突出并从接垫1010向第一布线迹线1040逐渐锥形减小(taper)。在某些实施例中，第二接垫1020经由第二接垫1020的第二接合颈部1025与第二布线迹线1050连接。在一些实施例中，第二接垫1020可被成形为几乎椭圆形接垫，其中第二接合颈部1025向外突出并从接垫1020向第二布线迹线1050逐渐锥形减小。在某些实施例中，第三接垫1030经由第三接垫1030的第三接合颈部1035与第三布线迹线1060连接。在一些实施例中，第三接垫1030可被成形为几乎椭圆形接垫，其中第三接合颈部1035向外突出并从接垫1030向第三布线迹线1060逐渐锥形减小。在某些实施例中，接合颈部的延伸方向(例如，接近于芯片的方向，图9a中的箭头)及布线迹线的延伸方向(例如，接近于芯片的方向，图9a中的箭头)沿着几乎为椭圆形接垫的半长轴。在一些实施例中，接合颈部被设计成平滑地接合接垫与布线迹线，从而提高重布线层的可靠性。在一些实施例中，在图10a中，接合颈部1015、1025、1035位于球下金属图案1110、1120、1130的跨度范围之外，因此降低线或迹线断裂问题。第一接垫、第二接垫以及第三接垫的一个尺寸(长度)(大小d1)被设定为同一尺寸(例如，圆形接垫的直径或椭圆形接垫的在半长轴上的长度)。

图11a是说明根据本发明的一些示例性实施例，在封装结构中重布线层170b的一部分的示例性布局的示意性俯视图。图11b是沿剖面线a-a’截取的说明图11a所示接合部jp的第一接垫的示意性剖视图。相比于图10a所示的重布线层170a，图11a所示的重布线层170b上面未形成有球下金属图案。在一些实施例中，如图11b所示，在将导电元件结合到接合部的接垫之前未形成球下金属图案，但可在接垫1010的表面上形成晶种层1012，用于增强接垫与上覆介电材料层之间、以及接垫与随后设置的导电元件之间的粘合。

图12是说明根据本发明一些示例性实施例的半导体封装20的示意性剖视图。在图12中，在某些实施例中，重布线层270位于芯片210的有源表面210a上。重布线层270包括依序堆叠在芯片210上的下部介电材料层271、第一金属化层272、中间介电材料层273、第二金属化层274、以及顶部介电材料层275。在一些实施例中，球下金属图案280位于第二金属化层274的接合部jp上并连接到接合部jp。在一些实施例中，导电元件290位于球下金属图案280上并连接到球下金属图案280。在一些实施例中，导电元件290中的一些或所有导电元件290经由球下金属图案280及重布线层270与芯片210电连接。在一些实施例中，芯片210设置有触点或接垫212。

在一些实施例中，重布线层270的接合部jp包括第一接垫2741、第二接垫2742以及第三接垫2743。在一些实施例中，第一接垫2741、第二接垫2742以及第三接垫2743具有不同的形状及大小。在一些实施例中，具有大小d1的第一接垫2741被排列成最远离芯片210的中心，而具有大小d3的第三接垫2743被排列成靠近芯片210的中心或位于芯片210的中心处。在一些实施例中，具有大小d2的第二接垫2742排列在第一接垫2741与第三接垫2743之间。在一些实施例中，第一尺寸(大小d1)大于第二尺寸(大小d2)，且第二尺寸(大小d2)大于第三尺寸(大小d3)。在一些实施例中，第一接垫2741、第二接垫2742以及第三接垫2743的构型及布局类似于图9a所示的第一接垫1741、第二接垫1742以及第三接垫1743的构型及布局，只是芯片210的跨度范围实质上等于接垫的分布跨度范围。

根据以上示例性实施例，重布线层的布局及构型可适当地形成在集成扇出型(info)晶片级封装结构或扇入型晶片级封装结构内。尽管在以上实施例中阐述了一个重布线层，但可在封装结构中设置多于一个或多个重布线层(rdl)，或在管芯或芯片的前侧及后侧两者上排列多于一个或多个重布线层，用于在多个管芯或芯片之间进行信号重布线。

在某些实施例中，对于重布线层中的接合部的球接垫来说，通过将较窄的或椭圆形的接垫排列在环绕管芯的内侧区域中并将较大的或圆形的接垫排列在环绕管芯的外侧区域中，在相邻接垫之间提供了更大的空间，使得布线部或迹线能够由此穿过，从而提供更高的布线密度并提高封装的可靠性。在某些实施例中，接垫越靠近管芯，椭圆形接垫的在半短轴上的大小越短。在一些实施例中，接合颈部形成在重布线层的接垫与布线迹线之间，且接合颈部被设计成平滑地接合接垫与布线迹线，从而提高重布线层的可靠性。在一些实施例中，接合颈部位于球下金属图案的跨度范围之外，因此降低线或迹线断裂问题。

根据一些实施例，一种半导体封装至少具有芯片及重布线层。所述重布线层设置在所述芯片上。所述重布线层包括接合部，所述接合部具有环绕所述芯片的第一接垫及第二接垫。所述第一接垫围绕所述芯片的位置排列且所述第二接垫排列在所述芯片的所述位置之上。位置更靠近所述芯片的所述第二接垫窄于位置更远离所述芯片的所述第一接垫。

根据一些实施例，所述第一接垫是具有直径的圆形接垫，且所述第二接垫是在半长轴上具有第一长度且在半短轴上具有第二长度的椭圆形接垫，所述直径实质上等于所述第一长度，且所述第二长度小于所述第一长度。

根据一些实施例，所述接合部进一步包括环绕所述芯片的第三接垫，所述第三接垫围绕所述芯片的所述位置定位且位于所述第一接垫与所述第二接垫之间，所述第三接垫的位置比所述第一接垫更靠近所述芯片且比所述第二接垫更远离所述芯片，且所述第三接垫窄于所述第一接垫且宽于所述第二接垫。

根据一些实施例，所述接合部进一步包括位于所述第一接垫与所述第二接垫之间的第三接垫，所述第三接垫比所述第一接垫更靠近所述芯片且比所述第二接垫更远离所述芯片，所述第三接垫是在半长轴上具有第三长度且在半短轴上具有第四长度的椭圆形接垫，所述直径实质上等于所述第三长度、但大于所述第四长度，且所述第四长度大于所述第二长度。

根据一些实施例，所述重布线层进一步包括布线部，所述布线部包括连接到所述第一接垫的第一布线迹线、连接到所述第二接垫的第二布线迹线及连接到所述第三接垫的第三布线迹线。

根据一些实施例，所述第一接垫、所述第二接垫及所述第三接垫分别经由第一接合颈部、第二接合颈部及第三接合颈部而与所述第一布线迹线、所述第二布线迹线及所述第三布线迹线连接。

根据一些实施例，进一步包括设置在所述重布线层上且包封所述芯片的模塑化合物。

根据一些实施例，进一步包括层间穿孔，所述层间穿孔位于所述重布线层上且穿过所述模塑化合物并且位于所述芯片旁边。

根据一些实施例，进一步包括位于所述接合部上的球下金属图案及位于所述球下金属图案上的导电元件。

根据一些实施例，进一步包括分别位于所述接合部的所述第一接垫、所述第二接垫及所述第三接垫上的晶种层、及位于所述接合部的所述第一接垫、所述第二接垫及所述第三接垫上的导电元件。

根据一些实施例，一种半导体封装至少具有芯片及重布线层。所述重布线层设置在所述芯片上且与所述芯片电连接。所述重布线层包括接合部及布线部。所述接合部包括环绕所述芯片的第一接垫及第二接垫，所述第一接垫的位置更远离所述芯片，且所述第二接垫的位置更靠近所述芯片。所述布线部包括第一布线迹线及第二布线迹线，所述第一布线迹线及所述第二布线迹线分别连接到所述第一接垫及所述第二接垫且在接近于所述芯片的第一方向上延伸。所述第一接垫在所述第一方向上的第一大小实质上等于所述第二接垫在所述第一方向上的第二大小，所述第二接垫在垂直于所述第一方向的第二方向上具有第三大小，且所述第三大小小于所述第二大小。

根据一些实施例，所述接合部进一步包括环绕所述芯片的第三接垫，所述第三接垫围绕所述芯片的所述位置定位且位于所述第一接垫与所述第二接垫之间，所述第三接垫比所述第一接垫更靠近所述芯片且比所述第二接垫更远离所述芯片，且所述第三接垫在所述第二方向上的第四长度大于所述第三长度。

根据一些实施例，所述布线部进一步包括连接到所述第三接垫的第三布线迹线。

根据一些实施例，所述第一接垫、所述第二接垫及所述第三接垫分别经由第一接合颈部、第二接合颈部及第三接合颈部而与所述第一布线迹线、所述第二布线迹线及所述第三布线迹线连接。

根据一些实施例，进一步包括球下金属图案，所述球下金属图案位于所述接合部的所述第一接垫、所述第二接垫及所述第三接垫上，其中所述第一接合颈部、所述第二接合颈部及所述第三接合颈部位于所述球下金属图案的位置之外。

根据一些实施例，提供一种半导体封装的制造方法。在载体上提供芯片。在所述芯片上形成具有接合部的重布线层，并使所述芯片电连接到所述重布线层。所述重布线层是通过形成位置更远离所述芯片的第一接垫并形成位置更靠近所述芯片且窄于所述第一接垫的第二接垫来形成。在所述重布线层上设置导电元件。移除所述载体。

根据一些实施例，所述形成所述重布线层进一步包括形成环绕所述芯片的第三接垫，所述第三接垫位于所述第一接垫与所述第二接垫之间，所述第三接垫的位置比所述第一接垫更靠近所述芯片且比所述第二接垫更远离所述芯片，且所述第三接垫窄于所述第一接垫、但宽于所述第二接垫。

根据一些实施例，形成所述重布线层包括形成布线部，且所述第一接垫、所述第二接垫及所述第三接垫被形成为分别经由所述第一接垫、所述第二接垫及所述第三接垫的第一接合颈部、第二接合颈部及第三接合颈部连接到所述布线部。

根据一些实施例，进一步包括在形成所述重布线层之前，形成位于所述载体之上且包封所述芯片的模塑化合物。

根据一些实施例，进一步包括在所述重布线层的所述第一接垫及所述第二接垫上形成球下金属图案。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。