半导体器件的制作方法

本公开涉及半导体器件，具体地，涉及包括场效应晶体管和电阻器图案的半导体器件。

背景技术：

由于半导体器件的小尺寸、多功能、低成本和/或其他特性，半导体器件被用于电子产业中。半导体器件可以分为用于存储数据的存储器件、用于处理数据的逻辑器件以及既包括存储器又包括逻辑元件的混合器件。为了满足对于快速和/或低功耗的电子装置的提高的需求，期望开发具有高可靠性、高性能和/或多功能的半导体器件。半导体器件的复杂度和/或集成度可能增加。

技术实现要素：

本发明构思的一些示例实施方式提供具有改善的电特性的高可靠的半导体器件。

根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的基板；在基板的第一区域上的单元栅图案；在基板的第二区域上的虚设栅图案；在基板的第二区域上且在虚设栅图案之上提供的电阻器图案；以及联接到每个连接区的连接结构。电阻器图案包括主体区和在主体区的两侧的连接区。当在平面图中看时，虚设栅图案交叠主体区而不交叠连接区。

根据本发明构思的一些示例实施方式，一种半导体可以包括：包括第一区域和第二区域的基板；在基板的第一区域上的单元晶体管；在基板的第二区域上并且包括虚设接触的虚设结构；覆盖单元晶体管和虚设结构的下层间绝缘层；在第一区域的下层间绝缘层中并且联接到单元晶体管的接触；在第二区域的下层间绝缘层上的电阻器图案；连接到电阻器图案和虚设接触的连接通路。电阻器图案可以布置为使得虚设接触在电阻器图案下面。

根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的基板；在基板的第一区域上的单元栅图案；在单元栅图案的一侧的源/漏区；分别连接到单元栅图案和源/漏区的栅接触和源/漏接触；以及在基板的第二区域上的电阻器图案。栅接触的顶表面和源/漏接触的顶表面可以位于与单元栅图案的顶表面基本上相同的水平。电阻器图案可以位于比源/漏接触的顶表面和栅接触的顶表面高的水平。

根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的基板；在基板的第一区域上的单元晶体管；在基板的第二区域上并且包括虚设栅图案的虚设结构；覆盖单元晶体管和虚设结构的下层间绝缘层；在第一区域上且在下层间绝缘层中并且联接到单元晶体管的接触；在第二区域上且在下层间绝缘层上的电阻器图案；以及连接到电阻器图案的连接通路。电阻器图案可以布置为使得虚设栅图案在电阻器图案下面。连接通路可以布置为使得虚设栅图案不交叠连接通路。

根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的基板；在基板上并且包括第一栅图案和虚设栅图案的多个栅图案；在第一栅图案的顶表面上的栅互连结构；在基板的第二区域上的电阻器图案；以及延伸穿过电阻器图案的连接部分的连接结构。电阻器图案包括主体部分和从主体部分延伸的连接部分。主体部分在虚设栅图案的顶表面的顶部上。连接结构包括与虚设栅图案的侧壁间隔开的侧壁。第一栅图案在基板的第一区域上在第一方向上延伸，虚设栅图案在基板的第二区域上在第一方向上延伸。

附图说明

通过以下结合附图的简要描述，本发明构思将被更清晰地理解。附图描绘了如在这里描述的非限制性的示例实施方式。

图1a至1d是示出根据本发明构思的一些示例实施方式的半导体器件的电阻器图案的平面图。

图2是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。

图3是沿图2的线i-i'、ii-ii'和iii-iii'截取的截面图，图4是沿图2的线iv-iv'截取的截面图。

图5是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并被提供用于示出图2的连接结构的变型。

图6a是对应于图2的第二区域的平面图，图6b是沿图6a的线v-v'截取的截面图。

图7a是示出根据本发明构思的一些示例实施方式的半导体器件的平面图，图7b是沿图7a的线i-i'、ii-ii'和iii-iii'截取的截面图。

图8a是示出根据本发明构思的一些示例实施方式的半导体器件的平面图，图8b是沿图8a的线i-i'、ii-ii'和iii-iii'截取的截面图。

图9是对应于图2的第二区域的平面图。

图10至13是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并且被提供用于示出根据本发明构思的一些示例实施方式的制造半导体器件的方法。

图14是截面图，其沿图2的线i-i'、ii-ii'和iii-iii'截取并被提供用于示出根据本发明构思的一些示例实施方式的半导体器件。

图15和16是沿图2的线iii-iii'截取的截面图。

图17是图16的部分m的放大图。

图18是截面图，其对应于图2的线i-i'、ii-ii'和iii-iii'并被提供用于示出图14的连接结构的变型。

图19至21是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并且被提供用于示出根据本发明构思的一些示例实施方式的制造半导体器件的方法。

图22是截面图，其沿图2的线i-i'、ii-ii'和iii-iii'截取并被提供用于示出根据本发明构思的一些示例实施方式的半导体器件。

图23和24是沿图2的线iii-iii'截取的截面图。

图25是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并被提供用于示出根据本发明构思的一些示例实施方式的制造半导体器件的方法。

应该注意到，这些图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性且旨在补充以下提供的书面描述。然而，这些图不是按比例绘制且可以不精确地反映任何给出的实施方式的精确结构或性能特征，且不应被解释为限定或限制由示例实施方式涵盖的数值范围或性能范围。例如，为了清晰，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各种各样的图中的类似或相同附图标记的使用旨在表示类似或相同元件或特征的存在。

具体实施方式

现在将参考附图更全面地描述本方面构思的示例实施方式，在附图中显示出一些示例实施方式。

图1a至1d是示出根据本发明构思的一些示例实施方式的半导体器件的电阻器图案的平面图。

参考图1a至1d，根据本发明构思的一些示例实施方式的半导体器件可以包括设置在基板上的无源元件(例如，电阻器图案rp)。电阻器图案rp可以具有其长轴平行于例如第一方向d1或交叉第一方向d1的第二方向d2的板形状。然而，本发明构思不限于此。

在一些示例实施方式中，电阻器图案rp可以包括一对连接区rp_c和在其间的主体区rp_b，该对连接区rp_c邻近在其纵长方向上彼此面对的两个端部分。一个或更多个连接结构cs可以设置在每个连接区rp_c上。连接结构cs可以被提供为将电阻器图案rp电连接到互连线(未示出)。在一些示例实施方式中，连接结构cs可以包括连接通路vc和在连接通路vc下面的下接触cc。在一些示例实施方式中，连接结构cs可以配置为仅具有连接通路vc。换言之，下接触cc可以被省略。以下将更详细地描述连接结构cs。

虚设栅图案dgp可以提供在基板和电阻器图案rp之间。虚设栅图案dgp可以在第一方向d1上延伸并且可以布置为在第二方向d2上彼此间隔开。虚设栅图案dgp可以有助于减小在其上形成电阻器图案rp的区域与在其上形成存储单元或逻辑电路的另一区域之间的图案密度的差异。根据本发明构思的一些示例实施方式，虚设栅图案dgp可以不被提供在电阻器图案rp的连接区rp_c下面。换言之，电阻器图案rp的主体区rp_b可以交叠虚设栅图案dgp，并且连接区rp_c可以不交叠虚设栅图案dgp。

在一些示例实施方式中，如图1a和1b所示，电阻器图案rp可以具有平行于第二方向d2的长轴，并且虚设栅图案dgp可以提供为在第一方向d1上交叉电阻器图案rp。这里，虚设栅图案dgp可以从电阻器图案rp的连接区rp_c下面的区域完全去除，如图1a所示，或虚设栅图案dgp的交叠连接区rp_c的部分可以被部分地去除，如图1b所示。在图1b中，例如，当在平面图中看时，虚设栅图案dgp的一些可以在第一方向d1上彼此间隔开并且电阻器图案rp的连接区rp_c可以插置在其间。

在一些示例实施方式中，如图1c和1d所示，电阻器图案rp可以具有平行于第一方向d1的长轴，并且虚设栅图案dgp可以平行于电阻器图案rp延伸或在第一方向d1上延伸。这里，对于电阻器图案rp下面的虚设栅图案dgp，虚设栅图案dgp的不交叠主体区rp_b的所有部分可以如图1c所示地被完全去除，或者虚设栅图案dgp的交叠连接区rp_c的部分可以如图1d所示地被部分地去除。例如，在图1d中，当在平面图中看时，虚设栅图案dgp的一些可以在第一方向d1上彼此间隔开，并且主体区rp_b和连接区rp_c下面的虚设栅图案dgp可以插置在其间。

在一些示例实施方式中，有源图案ap可以提供在基板和虚设栅图案dgp之间。有源图案ap可以布置为在第一方向d1上彼此间隔开并且每个有源图案ap可以是在第二方向d2上延伸的线状结构。换言之，有源图案ap可以提供为(例如，正交地)交叉虚设栅图案dgp。有源图案ap可以具有在垂直于基板的顶表面的第三方向d3上突出的结构。在一些示例实施方式中，有源图案ap可以被省略，与图中示出的不同。

在一些示例实施方式中，因为虚设栅图案dgp没有被提供在电阻器图案rp的在其上提供了连接结构cs的连接区rp_c下面，所以有可能限制和/或防止连接结构cs和虚设栅图案dgp彼此联接。因此，有可能稳定地控制或保持电阻器图案的电阻值。下面将详细描述其中电阻器图案rp和虚设栅图案dgp被提供为以上结构的半导体器件。

图2是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图3是沿图2的线i-i'、ii-ii'和iii-iii'截取的截面图，图4是沿图2的线iv-iv'截取的截面图。图5是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并被提供用于示出图2的连接结构的变型。图6a是对应于图2的第二区域的平面图，图6b是沿图6a的线v-v'截取的截面图。

参考图2至4，可以提供具有第一区域r1和第二区域r2的基板100。基板100可以是半导体基板。在一些示例实施方式中，基板100可以是硅基板、锗基板或绝缘体上硅(soi)基板。第一区域r1可以是逻辑单元区的在其上形成组成半导体器件的逻辑电路的逻辑晶体管的部分，或可以是存储单元区的在其上形成用于存储数据的存储单元(例如，sram单元)的部分。第一区域r1可以包括例如pmosfet区域pr和nmosfet区域nr。pmosfet区域pr可以是p型晶体管提供在其上的有源区，nmosfet区域nr可以是n型晶体管提供在其上的有源区。在一些示例实施方式中，第一区域r1可以包括在第一方向d1上布置的多个pmosfet区域pr和多个nmosfet区域nr。

第二区域r2可以是在其上形成无源元件的区域。在一些示例实施方式中，无源元件可以是电阻器。例如，第二区域r2可以是提供在半导体器件的集成电路中的电阻器区域。

有源图案ap1和ap2可以提供在基板100的第一区域r1和第二区域r2的每个上。例如，第一有源图案ap1可以提供在第一区域r1的有源区nr和pr的每个上。第一有源图案ap1可以布置为在第一方向d1上彼此间隔开并且可以具有在交叉第一方向d1的第二方向d2上延伸的线形结构。有源区nr和pr的每个的第一有源图案ap1可以通过基本上相同的空间彼此间隔开。第一有源图案ap1可以具有在垂直于第一和第二方向d1和d2两者的第三方向d3上从基板100的顶表面突出的结构。每个第一有源图案ap1可以是基板100的一部分或可以是形成在基板100上的外延图案。虽然有源区nr和pr的每个被示出为具有三个第一有源图案，但是本发明构思不限于此。

第二有源图案ap2可以提供在基板100的第二区域r2上并且可以在第一方向d1上彼此间隔开。每个第二有源图案ap2可以是在第二方向d2上延伸的线形结构。第二有源图案ap2可以通过基本上相同的空间彼此间隔开并且可以在第三方向d3上从基板100的顶表面突出。每个第二有源图案ap2可以是基板100的一部分或可以是形成在基板100上的外延图案。

器件隔离图案st可以提供在基板100上。器件隔离图案st可以包括设置在第一区域r1上的第一和第二器件隔离图案st1和st2以及设置在第二区域r2上的第三器件隔离图案st3。第一器件隔离图案st1可以提供在nmosfet区域nr与pmosfet区域pr之间，并且可以用于将nmosfet区域nr和pmosfet区域pr彼此隔开。第二器件隔离图案st2可以提供在第一有源图案ap1的两侧以暴露第一有源图案ap1的上部分。在下文，第一有源图案ap1的暴露的上部分可以被称为第一有源鳍af1。例如，每个第一有源鳍af1可以是提供在第二器件隔离图案st2之间的鳍形突出结构。第三器件隔离图案st3可以提供在第二有源图案ap2的两侧以暴露第二有源图案ap2的上部分。第二有源图案ap2的暴露的上部分可以被称为第二有源鳍af2，每个第二有源鳍af2可以是提供在第三器件隔离图案st3之间的鳍形突出结构。第一至第三器件隔离图案st1、st2和st3可以彼此连接，从而组成单个绝缘层。例如，第一至第三器件隔离图案st1、st2和st3的每个可以是该单个绝缘层的一部分。

在一些示例实施方式中，第一器件隔离图案st1可以比第二器件隔离图案st2和第三器件隔离图案st3厚。例如，第一、第二和第三器件隔离图案st1、st2和st3的顶表面可以位于基本上相同的水平，而第一器件隔离图案st1的底表面可以低于第二器件隔离图案st2和第三器件隔离图案st3的底表面。在这种情形下，第一器件隔离图案st1可以通过与用于第二器件隔离图案st2和第三器件隔离图案st3的工艺不同的额外工艺形成。然而，本发明构思不限于此。第一至第三器件隔离图案st1、st2和st3可以由例如硅氧化物形成，或包括例如硅氧化物。

在基板100上，栅图案cgp和dgp可以提供为交叉有源图案ap1和ap2并且在第一方向d1上延伸。栅图案cgp和dgp可以包括设置在第一区域r1上的单元栅图案cgp和设置在第二区域r2上的虚设栅图案dgp。单元栅图案cgp可以交叉第一有源图案ap1并且覆盖第一有源鳍af1的顶表面和侧表面。作为一示例，单元栅图案cgp可以在第一方向d1上延伸并且可以既交叉nmosfet区域nr又交叉pmosfet区域pr。然而，本发明构思不限于此。单元栅图案cgp可以包括在第二方向d2上布置的多个单元栅图案cgp。

每个单元栅图案cgp可以包括顺序堆叠在基板100上的栅绝缘图案gd、栅电极ge和栅覆盖图案gc。栅绝缘图案gd可以包括硅氧化物层、硅氮氧化物层或其介电常数高于硅氧化物层的介电常数的高k电介质层的至少之一，或由之形成。栅电极ge可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)或金属(例如铝或钨)的至少之一，或由之形成。栅覆盖图案gc可以包括硅氧化物层、硅氮化物层或硅氮氧化物层的至少之一，或可以由之形成。栅间隔物sp可以提供在单元栅图案cgp的侧表面上。栅间隔物sp可以包括硅氧化物层、硅氮化物层或硅氮氧化物层的至少之一，或由之形成。在一些示例实施方式中，栅绝缘图案gd可以在每个栅电极ge和栅间隔物sp之间延伸。第一有源鳍af1的位于单元栅图案cgp下面并交叠单元栅图案cgp的部分可以用作沟道区ch。

虚设栅图案dgp可以被提供为在第一方向d1上延伸且交叉第二有源图案ap2。例如，虚设栅图案dgp可以被提供为覆盖第二有源鳍af2的顶表面和侧表面。虚设栅图案dgp可以包括在第二方向d2上布置的多个虚设栅图案dgp。对虚设栅图案dgp的数量、长度或位置会有限制，如下面将详细描述的。

虚设栅图案dgp可以被提供为具有与单元栅图案cgp的结构特征基本上相同的结构特征。例如，每个虚设栅图案dgp可以包括顺序堆叠在基板100的第二区域r2上的虚设绝缘图案dd、虚设栅电极de和虚设覆盖图案dc。虚设绝缘图案dd、虚设栅电极de和虚设覆盖图案dc可以通过与用于栅绝缘图案gd、栅电极ge和栅覆盖图案gc的方法相同的方法形成，因而，虚设绝缘图案dd、虚设栅电极de和虚设覆盖图案dc可以分别由与栅绝缘图案gd、栅电极ge和栅覆盖图案gc的材料相同的材料形成。栅间隔物sp可以提供在虚设栅图案dgp的侧表面上。

源/漏区sd可以提供在第一有源图案ap1上且在每个单元栅图案cgp的两侧。在一些示例实施方式中，如图3所示，源/漏区sd可以是使用第一有源图案ap1作为籽晶层外延生长的外延图案。在这种情形下，pmosfet区域pr的源/漏区sd可以配置为施加压应变到沟道区ch，nmosfet区域nr的源/漏区sd可以配置为施加拉应变到沟道区ch。作为一示例，pmosfet区域pr的源/漏区sd可以由硅锗(sige)形成或包括硅锗(sige)，nmosfet区域nr的源/漏区sd可以由硅(si)或硅碳化物(sic)形成，或包括硅(si)或硅碳化物(sic)。在一些示例实施方式中，与在图3中显示的不同，源/漏区sd可以是杂质区，其形成在第一有源鳍af1中且在每个单元栅图案cgp的两侧。pmosfet区域pr的源/漏区sd可以是p型杂质区，nmosfet区域nr的源/漏区sd可以是n型杂质区。在第一区域r1上的单元栅图案cgp和源/漏区sd可以组成单元晶体管。

第一层间绝缘层110可以提供在基板100上以覆盖源/漏区sd和栅间隔物sp。第一层间绝缘层110可以提供为暴露单元栅图案cgp和虚设栅图案dgp的顶表面(例如，栅覆盖图案gc和虚设覆盖图案dc的顶表面)。例如，第一区域r1的第一层间绝缘层110可以具有与单元栅图案cgp的顶表面共面的顶表面，第二区域r2的第一层间绝缘层110可以具有与虚设栅图案dgp的顶表面共面的顶表面。第二层间绝缘层120可以提供在第一层间绝缘层110上以覆盖单元栅图案cgp和虚设栅图案dgp的顶表面。第一和第二层间绝缘层110和120的每个可以由硅氧化物层或硅氮氧化物层的至少之一形成，或包括硅氧化物层或硅氮氧化物层的至少之一。在下文，第一和第二层间绝缘层110和120可以被称为下层间绝缘层ild_l。

源/漏接触ca可以在每个单元栅图案cgp的两侧提供为穿透第一和第二层间绝缘层110和120。源/漏接触ca可以电连接到源/漏区sd。每个源/漏接触ca可以单独地连接到源/漏区sd中的对应一个，或者可以共同连接到多个源/漏区sd，但是本发明构思不限于这些示例。当在平面图中看时，每个源/漏接触ca可以是在第一方向d1上延伸的柱形结构。源/漏接触ca可以包括掺杂的半导体材料(例如，掺杂的多晶硅)、金属氮化物(例如，钛氮化物、钨氮化物或钽氮化物)或金属(例如，钨、钛或钽)的至少一种，或者由之形成。虽然未示出，但是金属硅化物层可以插置在每个源/漏接触ca与每个源/漏区sd之间。金属硅化物层可以包括例如钛硅化物、钽硅化物或钨硅化物中的至少之一，或者由之形成。

栅接触cb可以提供在每个单元栅图案cgp上并且可以电连接到栅电极ge。栅接触cb可以提供为穿透第二层间绝缘层120和栅覆盖图案gc并且可以联接到栅电极ge。栅接触cb可以如图中所示地形成在第一器件隔离图案st1上，但是本发明构思不限于此。栅接触cb可以由与源/漏接触ca的材料相同的材料形成，或者可以包括与源/漏接触ca的材料相同的材料。例如，栅接触cb可以包括掺杂的半导体材料(例如，掺杂的多晶硅)、金属氮化物(例如，钛氮化物、钨氮化物或钽氮化物)或金属(例如，钨、钛或钽)中的至少一种，或者由之形成。在一些示例实施方式中，源/漏接触ca和栅接触cb可以具有位于与第一区域r1的第二层间绝缘层120的顶表面基本上相同的水平处的顶表面。换言之，源/漏接触ca和栅接触cb的顶表面可以与第一区域r1的第二层间绝缘层120的顶表面共面。此外，源/漏接触ca可以具有比栅接触cb的底表面bsb低的底表面bsa。

第三层间绝缘层130可以提供在第二层间绝缘层120上，蚀刻停止层esl可以提供在第二层间绝缘层120和第三层间绝缘层130之间。蚀刻停止层esl可以由硅氮化物、硅碳氮化物或铝氮化物中的至少之一形成，或包括硅氮化物、硅碳氮化物或铝氮化物中的至少之一。第三层间绝缘层130可以包括硅氧化物层、硅氮氧化物层、硅氮化物层或其介电常数低于硅氧化物层的介电常数的低k电介质材料中的至少之一，或由之形成。在下文，第三层间绝缘层130可以被称为上层间绝缘层ild_u。

第一互连线ma和第二互连线mb可以提供在第一区域r1的第三层间绝缘层130上并且可以电连接到源/漏接触ca或栅接触cb。例如，每个第一互连线ma可以经由第一通路va电连接到源/漏接触ca中的对应一个，第一通路va在第一区域r1上形成为穿透第三层间绝缘层130和蚀刻停止层esl。每个第二互连线mb可以经由第二通路vb电连接到栅接触cb中的对应一个，第二通路va在第一区域r1上形成为穿透第三层间绝缘层130和蚀刻停止层esl。栅接触cb和第二通路vb可以一起被称为栅互连结构。因此，第一互连线ma可以用于经由第一通路va和源/漏接触ca施加电压到源/漏区sd之一，第二互连线mb可以用于经由第二通路vb和栅接触cb施加电压到栅电极ge之一。第一通路va和第二通路vb以及第一互连线ma和第二互连线mb可以由金属材料(例如，铜)形成或包括金属材料(例如，铜)。

在一些示例实施方式中，电阻器图案rp可以提供在第二区域r2的第一层间绝缘层110上。如所示的，电阻器图案rp可以提供在第二区域r2的第二层间绝缘层120中或下面。电阻器图案rp可以提供为具有板形状，但是本发明构思不限于此。

在一些示例实施方式中，当在平面图中看时，电阻器图案rp可以具有在第二有源图案ap2的延伸方向或纵长方向上(例如，在虚设栅图案dgp的布置方向上或在第二方向d2上)伸长的矩形形状。例如，如图2中所示，电阻器图案rp可以包括主体区rp_b和分别从主体区rp_b的两个端部分延伸的连接区rp_c。换言之，连接区rp_c可以在第二方向d2(例如，电阻器图案rp的延伸方向或纵长方向)上彼此间隔开，主体区rp_b插置在其间。主体区rp_b可以交叠虚设栅图案dgp。例如，虚设栅图案dgp可以提供在主体区rp_b下面。相反，虚设栅图案dgp可以不提供在连接区rp_c下面。在本示例中，电阻器图案rp和虚设栅图案dgp可以以与图1a的方式基本上相同的方式布置。在一些示例实施方式中，电阻器图案rp和虚设栅图案dgp可以以与图1b的方式相同的方式布置。如图2中所示，一对虚设栅图案dgp可以提供在主体区rp_b下面，但是本发明构思不限于此。虚设栅图案dgp的数目可以取决于主体区rp_b在第二方向d2上的长度而变化。换言之，主体区rp_b在第二方向d2上的长度越长，可以有越多的虚设栅图案dgp。

电阻器图案rp可以由金属或金属化合物中的至少之一形成，或者可以包括金属或金属化合物中的至少之一。例如，电阻器图案rp可以包括钨、钛、钽或其化合物中的至少之一。在一些示例实施方式中，电阻器图案rp可以包括钛氮化物层。在这种情形下，当与其由钨硅化物形成的情形相比时，电阻器图案rp可以具有相对低的电阻，因而，有可能实现具有小厚度的电阻器图案rp。

缓冲绝缘图案bf可以被提供在电阻器图案rp和第一层间绝缘层110之间，并且硬掩模图案hm可以被提供在电阻器图案rp的顶表面上。当在平面图中看时，缓冲绝缘图案bf和硬掩模图案hm可以具有与电阻器图案rp基本上相同的形状。缓冲绝缘图案bf可以包括例如硅氧化物层，硬掩模图案hm可以包括硅氮化物层或硅氮氧化物层。顺序堆叠的缓冲绝缘图案bf、电阻器图案rp和硬掩模图案hm可以被称为电阻器结构rs。在一些示例实施方式中，缓冲绝缘图案bf和/或硬掩模图案hm可以被省略。

连接结构cs可以被提供在每个连接区rp_c上。连接结构cs可以用于将设置在第二区域r2的第三层间绝缘层130上的第三互连线mc之一电连接到电阻器图案rp。连接结构cs可以包括下接触cc以及提供在下接触cc上的至少一个连接通路vc。下接触cc可以被提供在第二区域r2的第二层间绝缘层120中并且可以联接到电阻器图案rp的连接区rp_c。在一些示例实施方式中，下接触cc可以具有完全穿透电阻器结构rs的结构。例如，下接触cc可以提供为穿透第二层间绝缘层120和电阻器结构rs，并且此外，可以提供为包括被插入第一层间绝缘层110中的部分。因此，下接触cc可以具有与电阻器图案rp直接接触的侧表面。当在平面图中看时，下接触cc可以是在第二方向d2上延伸或交叉虚设栅图案dgp的条形结构，但是本发明构思不限于此。

在一些示例实施方式中，在其中提供下接触cc的下接触孔可以与在其中提供栅接触cb的栅接触孔同时形成。因此，下接触cc的底表面bsc1可以形成在与栅接触cb的底表面bsb对应的水平，如图3所示。

连接通路vc可以提供在下接触cc上。连接通路vc可以提供在第二区域r2上以穿透第三层间绝缘层130和蚀刻停止层esl并且联接到下接触cc。因此，每个第三互连线mc可以经由连接结构cs电连接到电阻器图案rp的连接区rp_c之一。在一些示例实施方式中，多个连接通路vc可以提供在每个下接触cc上。提供在每个下接触cc上的所述多个连接通路vc可以共同连接到第三互连线mc中的对应一个。此外，多个连接结构cs可以被提供在每个连接区rp_c上。提供在每个连接区rp_c上的所述多个连接结构cs可以共同连接到第三互连线mc中的对应一个。连接通路vc可以包括与第一通路va和第二通路vb的材料相同的材料，或由之形成，第三互连线mc可以包括与第一互连线ma和第二互连线mb的材料相同的材料，或由之形成。

在一些示例实施方式中，如图5所示，下接触cc可以被省略。例如，连接结构cs可以配置为仅具有连接通路vc。这里，连接通路vc可以提供为在竖直方向上完全穿透电阻器图案rp，从而延伸超过电阻器图案rp的底表面。

在第二区域r2上的虚设栅图案dgp可以有助于减小第一区域r1和第二区域r2之间在图案密度和高度上的差异。根据常规方法，虚设栅图案dgp可以提供在电阻器图案rp的连接区rp_c下面。在这种情形下，如图6a和6b所示，如果连接结构cs的一部分(例如，下接触cc的下部分)形成为穿透电阻器图案rp或延伸到第一层间绝缘层110中，则它会不期望地联接到虚设栅电极de；例如，会在连接结构cs和虚设栅图案dgp之间形成短路。这会导致稳定地控制电阻器图案rp的电阻值方面的困难。相反，根据本发明构思的一些示例实施方式，虚设栅图案dgp可以不提供在电阻器图案rp的连接区rp_c下面，因而，下接触cc可以被限制和/或防止不期望地联接到虚设栅电极de。因此，可以减小电阻器图案rp的电阻的变化，从而提高半导体器件的可靠性。

图7a是示出根据本发明构思的一些示例实施方式的半导体器件的平面图，图7b是沿图7a的线i-i'、ii-ii'和iii-iii'截取的截面图。除了与连接结构有关的特征之外，半导体器件可以配置为具有与参考2至4描述的特征实质上相同的特征。为了简洁起见，本示例的与之前显示和描述的那些类似的元件和特征将不被更详细地描述。

参考图7a和7b，下接触cc可以是在第一方向d1上延伸或平行于虚设栅图案dgp的条形结构。一个或更多个连接通路vc可以提供在每个下接触cc上。在其中提供下接触cc的下接触孔可以与在其中提供源/漏接触ca的源/漏接触孔同时形成。因此，下接触cc的底表面bsc2可以形成在与源/漏接触ca的底表面bsa对应的水平，如图7b所示。在这种情形下，下接触cc的底表面bsc2可以高于源/漏接触ca的底表面bsa并且可以低于栅接触cb的底表面bsb。其它特征可以与参考图2至4描述的那些基本上相同，因此将省略其详细描述。

图8a是示出根据本发明构思的一些示例实施方式的半导体器件的平面图，图8b是沿图8a的线i-i'、ii-ii'和iii-iii'截取的截面图。除了与虚设栅图案有关的特征之外，半导体器件可以配置为具有与参考2至4描述的特征实质上相同的特征。为了简洁起见，本示例的与之前显示和描述的那些类似的元件和特征将没有被更详细地描述。

参考图8a和8b，虚设栅图案dgp可以提供在场隔离区(例如，第三器件隔离图案st3)上。例如，第二区域r2的第二有源图案ap2可以被省略。在这种情形下，第三器件隔离图案st3可以具有与第一器件隔离图案st1的厚度基本上相等且大于第二器件隔离图案st2的厚度的厚度。其它特征可以与参考图2至4描述的那些基本上相同，因此将省略其详细描述。

图9是对应于图2的第二区域的平面图。第一区域r1可以配置为具有与参考图2至4描述的那些基本上相同的特征。相反，第二区域r2可以以电阻器图案和虚设栅图案与参考图2至4描述的那些不同的方式布置的方式配置。为了简洁起见，本示例的与之前显示和描述的那些类似的元件和特征将没有被更详细地描述。

参考图9，当在平面图中看时，电阻器图案rp可以具有在第二有源图案ap2的布置方向上(例如，在虚设栅图案dgp的延伸方向或纵长方向上或在第一方向d1上)伸长的矩形形状。连接区rp_c可以在第一方向d1上彼此间隔开，主体区rp_b插置在其间。连接结构cs可以分别提供在连接区rp_c上并且可以在第一方向d1上彼此间隔开。每个连接结构cs可以包括下接触cc以及提供在下接触cc上的一个或更多个连接通路vc。

虚设栅图案dgp可以提供在主体区rp_b下面，但不在连接区rp_c下面。在本示例中，电阻器图案rp和虚设栅图案dgp可以以与图1c的方式基本上相同的方式布置。在一些示例实施方式中，电阻器图案rp和虚设栅图案dgp可以以与图1d的方式相同的方式布置。虚设栅图案dgp的数目可以被主体区rp_b在第二方向d2上的宽度限制，每个虚设栅图案dgp的长度可以被主体区rp_b在第一方向d1上的长度限制。每个虚设栅图案dgp可以是在第一方向d1上延伸的条形结构。

图10至13是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并且被提供用于示出根据本发明构思的一些示例实施方式的制造半导体器件的方法。为了简洁描述，之前描述的元件可以由类似的或相同的参考数字显示，而不重复其重叠描述。

参考图2和10，可以提供具有第一区域r1和第二区域r2的基板100。基板100可以是半导体基板。第一区域r1可以是逻辑单元区的一部分或存储单元区的一部分。第二区域r2可以是在其上形成无源元件的区域。在一些示例实施方式中，无源元件可以是电阻器。例如，第二区域r2可以是提供在半导体器件的集成电路中的电阻器区域。

第一有源图案ap1可以形成在基板100的第一区域r1上，第二有源图案ap2可以形成在基板100的第二区域r2上。第一有源图案ap1和第二有源图案ap2可以在第一方向d1上布置，并且第一有源图案ap1和第二有源图案ap2的每个可以形成为具有在第二方向d2上延伸的线形结构。在一些示例实施方式中，第一有源图案ap1和第二有源图案ap2可以通过图案化基板100的上部分形成。在一些示例实施方式中，第一有源图案ap1和第二有源图案ap2可以通过在基板100上形成外延层并且图案化该外延层形成。第一有源图案ap1和第二有源图案ap2的每个可以包括在第三方向d3上从基板100的顶表面突出的鳍形部分。

第一和第二器件隔离图案st1和st2可以形成在基板100的第一区域r1上。第一器件隔离图案st1可以形成为使pmosfet区域pr与nmosfet区域nr在第一方向d1上隔开。例如，第一有源图案ap1的一些可以组成pmosfet区域pr，其它的第一有源图案ap1可以组成nmosfet区域nr。第二器件隔离图案st2可以形成为暴露第一有源图案ap1的上部分，第一有源图案ap1的暴露的上部分可以被用作第一有源鳍af1。第三器件隔离图案st3可以形成在基板100的第二区域r2上。第三器件隔离图案st3可以形成为暴露第二有源图案ap2的上部分，第二有源图案ap2的暴露的上部分可以被用作第二有源鳍af2。第一器件隔离图案st1可以形成为比第二器件隔离图案st2和第三器件隔离图案st3厚。在这种情形下，第一器件隔离图案st1可以通过与用于第二器件隔离图案st2和第三器件隔离图案st3的工艺不同的额外工艺形成。该额外工艺可以包括去除pmosfet区域pr与nmosfet区域nr之间的虚设有源图案(例如，第一有源图案ap1的部分)以形成沟槽并且用绝缘层填充该沟槽。

在一些示例实施方式中，与图10中示出的不同，第二有源图案ap2可以被去除。例如，第二有源图案ap2的去除可以与虚设有源图案的去除同时执行。在这种情形下，如参考图8a和8b描述的，第三器件隔离图案st3可以形成为具有与第一器件隔离图案st1的厚度基本上相等并且大于第二器件隔离图案st2的厚度的厚度。

参考图2和11，单元栅图案cgp可以在基板100的第一区域r1上形成为交叉第一有源图案ap1或在第一方向d1上延伸，虚设栅图案dgp可以在基板100的第二区域r2上形成为交叉第二有源图案ap2或在第一方向d1上延伸。

每个单元栅图案cgp可以包括顺序堆叠在基板100的第一区域r1上的栅绝缘图案gd、栅电极ge和栅覆盖图案gc。栅绝缘图案gd可以包括硅氧化物层、硅氮氧化物层或其介电常数高于硅氧化物层的介电常数的高k电介质层中的至少之一，或由之形成。栅电极ge可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)或金属(例如铝或钨)的至少之一，或由之形成。栅覆盖图案gc可以包括硅氧化物层、硅氮化物层或硅氮氧化物层中的至少之一，或可以由之形成。在一些示例实施方式中，单元栅图案cgp可以通过其中使用牺牲栅图案的后栅工艺形成。例如，单元栅图案cgp的形成可以包括形成牺牲栅图案(未示出)以交叉第一有源图案ap1、在牺牲栅图案(未示出)的两个侧表面上形成栅间隔物sp、去除牺牲栅图案(未示出)以限定在栅间隔物sp之间暴露第一有源图案ap1的栅极区、以及在栅极区中顺序地形成栅绝缘图案gd、栅电极ge和栅覆盖图案gc。

虚设栅图案dgp和单元栅图案cgp可以通过基本上相同的方法形成并且可以由基本上相同的材料形成。因而，虚设栅图案dgp可以形成为具有与单元栅图案cgp的结构特征基本上相同的结构特征。例如，每个虚设栅图案dgp可以包括顺序堆叠在基板100的第二区域r2上的虚设绝缘图案dd、虚设栅电极de和虚设覆盖图案dc。虚设绝缘图案dd、虚设栅电极de和虚设覆盖图案dc可以由分别与栅绝缘图案gd、栅电极ge和栅覆盖图案gc的材料相同的材料形成。根据本发明构思的一些示例实施方式，虚设栅图案dgp的数量、长度和/或位置可以考虑到在随后的工艺中将形成的电阻器图案rp的结构而改变。

源/漏区sd可以形成在第一有源图案ap1上并且在单元栅图案cgp的两侧。在一些示例实施方式中，源/漏区sd可以形成为施加压应变或拉应变到单元栅图案cgp下面的沟道区ch。例如，源/漏区sd的形成可以包括去除位于牺牲栅图案(未示出)的两侧的第一有源图案ap1的上部分(例如，第一有源鳍af1的部分)、以及使用其上部分被去除的第一有源图案ap1作为籽晶层执行选择性外延生长工艺。在这种情形下，pmosfet区域pr的源/漏区sd可以形成为施加压应变到沟道区ch，nmosfet区域nr的源/漏区sd可以形成为施加拉应变到沟道区ch。作为一示例，pmosfet区域pr的源/漏区sd可以由硅锗(sige)形成，nmosfet区域nr的源/漏区sd可以由硅碳化物(sic)形成。在外延生长工艺期间或之后，/漏区sd可以用杂质掺杂。例如，pmosfet区域pr的源/漏区sd可以用p型杂质掺杂，nmosfet区域nr的源/漏区sd可以用n型杂质掺杂。

第一层间绝缘层110可以形成在基板100上以覆盖源/漏区sd的顶表面和栅间隔物sp的侧表面。第一区域r1的第一层间绝缘层110可以形成为暴露单元栅图案cgp的顶表面，第二区域r2的第一层间绝缘层110可以形成为暴露虚设栅图案dgp的顶表面。例如，第一区域r1的第一层间绝缘层110的顶表面可以形成为与单元栅图案cgp的顶表面共面，第二区域r2的第一层间绝缘层110的顶表面可以形成为与虚设栅图案dgp的顶表面共面。第一层间绝缘层110可以由硅氧化物层或硅氮氧化物层中的至少之一形成，或可以包括硅氧化物层或硅氮氧化物层中的至少之一。

参考图2和12，电阻器结构rs可以形成在第二区域r2的第一层间绝缘层110上。电阻器结构rs可以包括顺序堆叠在第一层间绝缘层110上的缓冲绝缘图案bf、电阻器图案rp和硬掩模图案hm。在一些示例实施方式中，电阻器结构rs可以通过在第二区域r2的第一层间绝缘层110上顺序地形成缓冲绝缘层、电阻层和硬掩模层并且然后图案化它们而形成。作为一示例，缓冲绝缘层可以由硅氧化物层形成或包括硅氧化物层，硬掩模层可以由硅氮化物层或硅氮氧化物层形成，或包括硅氮化物层或硅氮氧化物层。电阻层可以由金属或金属化合物中的至少之一形成，或者可以包括金属或金属化合物中的至少之一。例如，电阻层可以包括钨、钛、钽或其化合物中的至少之一。在一些示例实施方式中，电阻层可以由钛氮化物层形成。在这种情形下，由于其低电阻，电阻层可以形成为具有相对小的厚度。例如，电阻层可以形成为具有大约的厚度。在一些示例实施方式中，缓冲绝缘图案bf和硬掩模图案hm的至少之一可以被省略。

电阻器结构rs可以形成为具有板形状，但是本发明构思不限于此。电阻器结构rs(具体地，电阻器图案rp)的形状以及电阻器图案rp和虚设栅图案dgp之间的布置已经参考图2至4描述，因而，其重叠描述将被省略。

参考图2和13，第二层间绝缘层120可以形成在第一层间绝缘层110上。第一区域r1的第二层间绝缘层120可以形成为覆盖单元栅图案cgp的顶表面，第二区域r2的第二层间绝缘层120可以形成为覆盖电阻器结构rs。在一些示例实施方式中，在第二层间绝缘层120的形成之后，可以执行平坦化工艺(例如，cmp工艺)以平坦化第二层间绝缘层120的顶表面。平坦化工艺可以被执行以减小第一区域r1和第二区域r2之间的第二层间绝缘层120的高度差，该高度差由电阻器结构rs的存在引起。在一些示例实施方式中，平坦化工艺可以被省略。例如，在电阻器图案rp由低电阻材料(例如，钛氮化物)形成的情形下，电阻器图案rp可以形成为具有小厚度，其允许第一区域r1和第二区域r2之间的第二层间绝缘层120的高度差被控制在容许范围内。在这种情形下，可以省略该平坦化工艺。

此后，在第一区域r1上，源/漏接触孔125a可以形成为顺序地穿透第二层间绝缘层120和第一层间绝缘层110并暴露源/漏区sd，栅接触孔125b可以形成为顺序地穿透第二层间绝缘层120、第一层间绝缘层110和栅覆盖图案gc并暴露栅电极ge。源/漏接触孔125a和栅接触孔125b可以通过不同的图案化工艺分别形成。例如，第一图案化工艺可以被执行以形成源/漏接触孔125a，然后，第二图案化工艺可以被执行以形成栅接触孔125b，反之亦然。源/漏接触孔125a可以形成为比栅接触孔125b深。第一和第二图案化工艺的每个可以包括在第二层间绝缘层120上形成掩模图案并且执行其中掩模图案被用作蚀刻掩模的各向异性蚀刻工艺。

在第一或第二图案化工艺期间，下接触孔125c可以形成为穿透第二区域r2上的第二层间绝缘层120、电阻器结构rs和第一层间绝缘层110。在下接触孔125c在第二图案化工艺期间形成的情形下(例如，下接触孔125c和栅接触孔125b同时形成)，下接触孔125c的底表面可以形成在与栅接触孔125b的水平对应的水平处。相反，在下接触孔125c在第一图案化工艺期间形成的情形下(例如，下接触孔125c和源/漏接触孔125a同时形成)，下接触孔125c的底表面可以形成在与源/漏接触孔125a的水平对应的水平。在一些示例实施方式中，下接触孔125c可以通过与第一和第二图案化工艺不同的第三图案化工艺形成。根据本发明构思的一些示例实施方式，虚设栅图案dgp可以不形成在电阻器图案rp的连接区rp_c下面，因而，即使下接触孔125c形成为穿透连接区rp_c，也可以限制和/或防止虚设栅图案dgp通过下接触孔125c暴露。因此，可以增加在形成下接触孔125c的工艺中的工艺裕度。

返回参考图2至4，源/漏接触ca、栅接触cb和下接触cc可以分别形成在源/漏接触孔125a、栅接触孔125b和下接触孔125c中。例如，源/漏接触ca、栅接触cb和下接触cc的形成可以包括用导电材料填充源/漏接触孔125a、栅接触孔125b和下接触孔125c，然后，平坦化该导电材料以暴露第二层间绝缘层120的顶表面。因此，源/漏接触ca和栅接触cb的每个可以形成为具有与第一区域r1的第二层间绝缘层120的顶表面共面的顶表面，下接触cc可以形成为具有与第二区域r2的第二层间绝缘层120的顶表面共面的顶表面。导电材料可以包括掺杂的半导体材料(例如，掺杂的多晶硅)、金属氮化物(例如，钛氮化物、钨氮化物或钽氮化物)或金属(例如，钨、钛或钽)中的至少一种，或者由之形成。

蚀刻停止层esl和第三层间绝缘层130可以顺序地形成在第二层间绝缘层120上。蚀刻停止层esl可以包括硅氮化物层、硅碳氮化物层或铝氮化物层，或由之形成，并且可以通过cvd或pvd工艺形成。第三层间绝缘层130可以包括硅氧化物层、硅氮氧化物层、硅氮化物层或其介电常数低于硅氧化物层的介电常数的低k电介质材料中的至少之一，或由之形成。

接着，第一通路va、第二通路vb和连接通路vc可以形成为分别联接到源/漏接触ca、栅接触cb和下接触cc。第一通路va和第二通路vb的每个可以形成为穿透第一区域r1上的第三层间绝缘层130和蚀刻停止层esl。连接通路vc可以形成为穿透第二区域r2上的第三层间绝缘层130和蚀刻停止层esl。通路va、vb和vc可以由金属性材料(例如，铜)形成或包括金属性材料(例如，铜)。第一至第三互连线ma、mb和mc可以形成在第三层间绝缘层130上并且可以分别联接到第一通路va、第二通路vb和连接通路vc。第一至第三互连线ma、mb和mc可以由金属性材料(例如，铜)形成或包括金属性材料(例如，铜)，并且可以通过例如镶嵌工艺形成。

在以上实施方式中，电阻器图案rp可以在接触(例如，源/漏接触ca、栅接触cb和/或下接触cc)之前形成，因而，电阻器图案rp可以形成在比接触ca、cb和cc的顶表面低的水平。为了方便起见，这样的结构被称为先电阻器结构。相反，在电阻器图案rp在接触ca、cb和cc之后形成的情形下，它被称为后电阻器结构。在下文，将描述关于后电阻器结构的一些示例实施方式。

图14是截面图，其沿图2的线i-i'、ii-ii'和iii-iii'截取并被提供用于示出根据本发明构思的一些示例实施方式的半导体器件。图15和16是沿图2的线iii-iii'截取的截面图。图17是图16的部分m的放大图。图18是截面图，其对应于图2的线i-i'、ii-ii'和iii-iii'并被提供用于示出图14的连接结构的变型。第一区域r1可以配置为具有与参考图2至4描述的那些基本上相同的特征。这里，电阻器图案rp可以被提供为具有后电阻器结构。换言之，电阻器图案rp可以被提供在比接触ca、cb和cc的顶表面高的水平。为了简洁描述，之前描述的元件可以由类似的或相同的参考数字显示，而不重复其重叠描述。

参考图2和14，电阻器结构rs可以提供在第二区域r2的第二层间绝缘层120上。例如，电阻器图案rp可以提供在第二区域r2的第三层间绝缘层130中。在第二区域r2上，蚀刻停止层esl可以提供在第二层间绝缘层120和第三层间绝缘层130之间以覆盖电阻器图案rp。缓冲绝缘图案bf可以插置在电阻器图案rp和第二层间绝缘层120之间，硬掩模图案hm可以插置在电阻器图案rp的顶表面与蚀刻停止层esl之间。在一些示例实施方式中，缓冲绝缘图案bf和/或硬掩模图案hm可以被省略。

类似于参考图2至4描述的，电阻器图案rp可以具有板形状并且可以包括主体区rp_b和从主体区rp_b的两个端部分延伸的连接区rp_c。虚设栅图案dgp可以提供在主体区rp_b下面，并且连接结构cs可以提供在每个连接区rp_c上。在一些示例实施方式中，连接结构cs的下接触cc可以提供在电阻器图案rp下面并且可以与电阻器图案rp间隔开。例如，下接触cc可以提供在第二层间绝缘层120中，并且缓冲绝缘图案bf可以插置在电阻器图案rp和下接触cc之间。因此，下接触cc可以不与电阻器图案rp直接接触。下接触cc可以延伸到第一层间绝缘层110中。在一些示例实施方式中，如图14所示，下接触cc的底表面bsc2可以形成在与源/漏接触ca的底表面bsa对应的水平。在这种情形下，下接触cc的底表面bsc2可以位于基本上等于或低于源/漏接触ca的底表面bsa的水平处。在一些示例实施方式中，如图15所示，下接触cc的底表面bsc1可以形成在与栅接触cb的底表面bsb对应的水平。在这种情形下，下接触cc的底表面bsc1可以位于比源/漏接触ca的底表面bsa高且比栅接触cb的底表面bsb低的水平。

连接通路vc可以被提供在第二区域r2的第三层间绝缘层130中并且可以联接到电阻器图案rp的连接区rp_c。在一些示例实施方式中，连接通路vc可以具有完全穿透电阻器结构rs的结构。例如，连接通路vc可以被提供为穿透所有的第三层间绝缘层130、蚀刻停止层esl和电阻器结构rs并且与下接触cc接触。一般而言，连接通路vc的下部分或底部分可以形成为具有比其上部分或顶部分的宽度小的宽度。因而，在连接通路vc形成为联接到电阻器图案rp的上部分的情形下，孔隙可以形成在连接通路vc的下部分中，这会导致在半导体器件的操作中的电迁移(em)故障。在一些示例实施方式中，为了限制和/或防止这样的故障，连接通路vc可以形成为完全穿透电阻器图案rp。因此，连接通路vc的侧表面可以与电阻器图案rp直接接触。在一些示例实施方式中，下接触cc可以被用作虚设接触，在虚设接触上形成或落着连接通路vc的下部分。在这种情形下，下接触cc和虚设栅图案dgp可以被称为虚设结构。

在一些示例实施方式中，下接触cc可以被用作电连接连接通路vc至电阻器图案rp的连接器。例如，如图16和17所示，下接触cc可以包括交叠电阻器图案rp或位于电阻器图案rp下面的第一部分p1以及不交叠电阻器图案rp或不位于电阻器图案rp下面的第二部分p2。电阻器图案rp可以联接到下接触cc的第一部分p1。例如，电阻器图案rp可以包括延伸部分exp，该延伸部分exp延伸到缓冲绝缘图案bf中并且联接到下接触cc的第一部分p1。缓冲绝缘图案bf可以形成为具有暴露下接触cc的第一部分p1的开口op，电阻器图案rp的延伸部分exp可以被提供在缓冲绝缘图案bf的开口op中。连接通路vc可以与电阻器图案rp间隔开并且可以联接到下接触cc的第二部分p2。也就是，连接通路vc可以提供在第二区域r2上以顺序地穿透第三层间绝缘层130和蚀刻停止层esl并因而可以联接到下接触cc的第二部分p2。因此，连接通路vc可以经由下接触cc电连接到电阻器图案rp。

在一些示例实施方式中，如图18所示，下接触cc可以被省略。例如，连接结构cs可以配置为仅具有连接通路vc。这里，连接通路vc可以提供为在竖直方向上完全穿透电阻器图案rp，从而延伸超过电阻器图案rp的底表面。

虽然未示出，但是后电阻器结构可以以类似方式应用于图8a和8b的实施方式。例如，在关于后电阻器结构的实施方式中，第二有源图案ap2可以被省略，因而，虚设栅图案dgp可以提供在场隔离区(例如，第三器件隔离图案st3)上。在这种情形下，第三器件隔离图案st3可以具有与第一器件隔离图案st1的厚度基本上相等且大于第二器件隔离图案st2的厚度的厚度。此外，虽然未示出，但是后电阻器结构可以以类似方式应用于图7a和7b的实施方式或图9的实施方式。

其它特征可以与参考图2至4描述的那些基本上相同，因此将省略其详细描述。在一些示例实施方式中的与后电阻器结构有关的制造方法将在以下描述。

图19至21是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并且被提供用于示出根据本发明构思的一些示例实施方式的制造半导体器件的方法。为了简洁描述，之前描述的元件可以由类似的或相同的参考数字显示，而不重复其重叠描述。

参考图2和19，在参考图11描述的步骤之后，第二层间绝缘层120可以形成在第一层间绝缘层110上。第二层间绝缘层120可以形成为覆盖单元栅图案cgp和虚设栅图案dgp的顶表面。

在第一区域r1上，源/漏接触孔125a可以形成为顺序地穿透第二层间绝缘层120和第一层间绝缘层110并暴露源/漏区sd，栅接触孔125b可以形成为顺序地穿透第二层间绝缘层120、第一层间绝缘层110和栅覆盖图案gc并暴露栅电极ge。源/漏接触孔125a和栅接触孔125b可以通过不同的图案化工艺分别形成。在形成源/漏接触孔125a或栅接触孔125b期间，下接触孔125c可以在第二区域r2上形成为顺序地穿透第二层间绝缘层120和第一层间绝缘层110。源/漏接触孔125a、栅接触孔125b和下接触孔125c可以通过与参考图1和10描述的方法相同或类似的方法形成。

参考图2和20，源/漏接触ca、栅接触cb和下接触cc可以分别形成在源/漏接触孔125a、栅接触孔125b和下接触孔125c中。源/漏接触ca、栅接触cb和下接触cc可以使用与参考图2至4描述的上述实施方式的那些相同或类似的方法和材料形成。例如，源/漏接触ca、栅接触cb和下接触cc的形成可以包括用导电材料填充源/漏接触孔125a、栅接触孔125b和下接触孔125c，然后，平坦化该导电材料以暴露第二层间绝缘层120的顶表面。

参考图2和21，电阻器结构rs可以形成在第二区域r2的第二层间绝缘层120上。电阻器结构rs可以包括顺序堆叠在第二层间绝缘层120上的缓冲绝缘图案bf、电阻器图案rp和硬掩模图案hm。缓冲绝缘图案bf、电阻器图案rp和硬掩模图案hm可以使用与参考图2和12描述的上述实施方式的那些相同或类似的方法和材料形成。在一些示例实施方式中，电阻器图案rp可以形成为交叠电阻器图案rp下面的下接触cc的整个顶表面。在一些示例实施方式中，电阻器图案rp可以形成为交叠电阻器图案rp下面的下接触cc的一部分。在这种情形下，如图16和17所示，电阻器图案rp可以形成为具有延伸部分exp，该延伸部分exp穿透缓冲绝缘图案bf并且联接到下接触cc的第一部分p1。

返回参考图2和14，蚀刻停止层esl和第三层间绝缘层130可以顺序地形成在第二层间绝缘层120上。蚀刻停止层esl可以形成为直接覆盖电阻器结构rs以及源/漏接触ca和栅接触cb的顶表面。此后，第一通路va、第二通路vb和连接通路vc可以形成为分别联接到源/漏接触ca、栅接触cb和下接触cc。例如，第一通路va和第二通路vb可以通过在第一区域r1上形成第一和第二通路孔以及用金属性材料(例如，铜)填充第一和第二通路孔而形成。这里，第一和第二通路孔可以形成为穿透第三层间绝缘层130和蚀刻停止层esl并且分别暴露源/漏接触ca和栅接触cb。

在电阻器图案rp形成为交叠下接触cc的整个顶表面的情形下，连接通路vc可以形成为完全穿透电阻器结构rs，如图14所示。例如，连接通路vc的形成可以包括形成穿透第二区域r2上的第三层间绝缘层130、蚀刻停止层esl和电阻器结构rs并且暴露下接触cc的连接通路孔以及然后用金属性材料(例如，铜)填充该连接通路孔。

在电阻器图案rp形成为交叠下接触cc的一部分的情形下，连接通路vc可以形成为穿透第二区域r2上的第三层间绝缘层130和蚀刻停止层esl并且与下接触cc的第二部分p2直接接触，如图16和17所示。例如，连接通路vc的形成可以包括形成穿透第三层间绝缘层130和蚀刻停止层esl并且暴露下接触cc的连接通路孔以及然后用金属性材料(例如，铜)填充该连接通路孔。在一些示例实施方式中，形成连接通路孔的工艺可以被执行以仅蚀刻绝缘材料，因而，与该工艺被执行为穿透电阻器图案rp或不仅蚀刻绝缘材料而且蚀刻金属性材料的情形相比，该工艺可以被容易地执行。

第一至第三互连线ma、mb和mc可以形成在第三层间绝缘层130上并且可以分别联接到第一通路va、第二通路vb和连接通路vc。第一至第三互连线ma、mb和mc可以由金属性材料(例如，铜)形成或包括金属性材料(例如，铜)，并且可以通过例如镶嵌工艺形成。

图22是截面图，其沿图2的线i-i'、ii-ii'和iii-iii'截取并被提供用于示出根据本发明构思的一些示例实施方式的半导体器件。图23和24是沿图2的线iii-iii'截取的截面图。在一些示例实施方式中，第二层间绝缘层120可以被省略。除了该差异之外，图23和24中的半导体器件可以具有与在图14中描述的那些基本上相同的特征。因而，为了简洁描述，之前描述的元件可以由类似的或相同的参考数字显示，而不重复其重叠描述。

参考图2和22，下层间绝缘层ild_l可以被配置为仅具有第一层间绝缘层110，而没有第二层间绝缘层120。此外，源/漏接触ca、栅接触cb和下接触cc可以被提供在第一层间绝缘层110中。例如，第一区域r1的第一层间绝缘层110的顶表面可以位于与源/漏接触ca、栅接触cb和栅覆盖图案gc的顶表面相同的水平。也就是，第一区域r1的第一层间绝缘层110的顶表面可以与源/漏接触ca、栅接触cb和栅覆盖图案gc的顶表面基本上共面。此外，第二区域r2的第一层间绝缘层110的顶表面可以位于与下接触cc和虚设覆盖图案dc的顶表面相同的水平处。也就是，第二区域r2的第一层间绝缘层110的顶表面可以与下接触cc和虚设覆盖图案dc的顶表面基本上共面。

电阻器图案rp可以被提供在第二区域r2的下层间绝缘层ild_l上。例如，电阻器图案rp可以被提供在第二区域r2的第三层间绝缘层130(例如，上层间绝缘层ild_u)中。

在下层间绝缘层ild_l配置为仅具有第一层间绝缘层110的情形下，与图14的实施方式相比，可以减小下层间绝缘层ild_l的厚度并且减小源/漏接触ca、栅接触cb和下接触cc的竖直长度。因此，可以实现具有改善的电特性(例如，低寄生电容和低rc延迟性质)的半导体器件。

在一些示例实施方式中，如图23所示，下接触cc可以被省略。例如，连接结构cs可以配置为仅具有连接通路vc。在这种情形下，连接通路vc的下部分可以联接到电阻器图案rp的上部分。或者，连接通路vc可以被提供为完全穿透电阻器结构rs并且延伸到下层间绝缘层ild_l中。在这种情形下，连接通路vc的侧表面可以直接连接到电阻器图案rp。

在一些示例实施方式中，如图24所示，连接结构cs可以以连接通路vc经由下接触cc电连接到电阻器图案rp这样的方式配置。换言之，下接触cc可以被用作电连接连接通路vc至电阻器图案rp的连接器。连接结构cs可以配置为具有与参考图16和17描述的上述实施方式的那些基本上相同的结构特征，因而，其详细描述将被省略。

图25是截面图，其包括对应于图2的线i-i'、ii-ii'和iii-iii'的垂直截面并被提供用于示出根据本发明构思的一些示例实施方式的制造半导体器件的方法。为了简洁描述，之前描述的元件可以由类似的或相同的参考数字显示，而不重复其重叠描述。

参考图2和25，第二层间绝缘层120和第二层间绝缘层120中的接触ca、cb和cc可以在参考图20描述的步骤中被去除。该去除工艺可以经由平坦化工艺(例如，cmp工艺和/或回蚀工艺)执行。该平坦化工艺可以被执行直到暴露第一层间绝缘层110、栅覆盖图案gc和虚设覆盖图案dc的顶表面。在关于后电阻器结构的一些示例实施方式中，因为电阻器图案rp在接触ca、cb和cc之后形成，所以去除工艺在不损坏电阻器图案rp的情况下是可能的。

接着，参考图12和图21描述的工艺可以被执行以形成图25的半导体器件。

根据本发明构思的一些示例实施方式，虚设栅图案可以不被提供在电阻器图案的连接区下面，因而，即使下接触形成为穿透电阻器图案，下接触也可以不连接到虚设栅电极。因此，可以减小电阻器图案的电阻的变化，从而提高半导体器件的可靠性。

根据本发明构思的一些示例实施方式，电阻器图案可以形成在比源极/漏极图案和栅接触的水平高的水平，因而，可以减小下层间绝缘层的厚度以及源极/漏极图案和栅接触的竖直长度。因此，可以实现具有改善的电特性(例如，低寄生电容和低rc延迟性质)的半导体器件。

虽然已经具体显示并描述了一些示例实施方式，但是本领域的普通技术人员将理解，可以在其中进行形式和细节上的变化而不脱离权利要求书的精神和范围。例如，提供在第一区域和第二区域上的几个图案(例如，源/漏接触、下接触、通路、连接通路、电阻器图案和虚设栅图案)的结构和布置不限于在附图中示出的示例，而是可以应用于根据本发明构思的各种各样的实施方式的半导体器件。因此，将理解，以上描述的示例实施方式将被认为是说明性的，而不以任何方式被认为是限制性的。

本申请要求享有2016年11月9日在韩国知识产权局提交的第10-2016-0149081号韩国专利申请的优先权，其全部内容通过引用被合并于此。