本公开涉及一种半导体器件及其制造方法。
背景技术：
为了半导体器件密度提高，多栅极晶体管已经被提出作为按比例缩小(scaling)技术之一，根据该技术，鳍一样形状的硅主体形成在衬底上，然后栅极形成在硅主体的表面上。
这样的多栅极晶体管可以允许容易的按比例缩小，因为它使用三维沟道。此外，电流控制能力可以被增强而不需要增大多栅极晶体管的栅长度。此外，可以有效地抑制短沟道效应(SCE)，短沟道效应(SCE)是沟道区域的电势受漏极电压影响的现象。
技术实现要素：
本公开的一技术目的是提供能够通过在源极/漏极区域中形成含碳半导体图案而改善短沟道效应的半导体器件。
本公开的另一技术目的是提供一种制造半导体器件的方法，该半导体器件能够通过在源极/漏极区域中形成含碳外延层来改善短沟道效应。
根据本公开的目的不限于以上阐述的那些，并且除了以上阐述的那些之外的目的将从下面的描述而被本领域技术人员清楚地理解。
根据本公开的一个方面，提供了一种半导体器件，该半导体器件包括：第一栅电极和第二栅电极，在PMOS形成区域的鳍型图案上彼此间隔开；凹陷，形成在第一栅电极与第二栅电极之间的鳍型图案中；以及半导体图案，包括沿凹陷的轮廓形成的下半导体膜和在下半导体膜上的上半导体膜，下半导体膜和上半导体膜分别包括硅锗，其中下半导体膜包括顺序地形成在鳍型图案上的下外延层和上外延层，并且上外延层的碳浓度大于下外延层的碳浓度。
根据本公开的另一方面，提供了一种半导体器件，该半导体器件包括：鳍型图案；第一栅电极和第二栅电极，在鳍型图案上彼此间隔开并跨过鳍型图案；凹陷，形成在第一栅电极与第二栅电极之间的鳍型图案中；以及半导体图案，沿凹陷的轮廓形成，并包括含碳的下半导体膜和在下半导体膜上的上半导体膜，半导体图案掺杂有p型杂质，其中下半导体膜的碳浓度在向内部方向上随着离鳍型图案的距离的增大而增大。
根据本公开的另一个方面，提供了一种半导体器件，该半导体器件包括：PMOS形成区域的鳍型图案；第一栅电极和第二栅电极，在鳍型图案上彼此间隔开并跨过鳍型图案；第一栅极间隔物，在第一栅电极的侧壁上；凹陷，形成在第一栅电极与第二栅电极之间的鳍型图案中；以及半导体图案，沿凹陷的轮廓形成，并包括含碳的下半导体膜和在下半导体膜上的上半导体膜，其中半导体图案包括掺杂剂偏析区域，该掺杂剂偏析区域具有比半导体图案的靠近掺杂剂偏析区域的区域的掺杂剂浓度大的掺杂剂浓度。
根据本公开的另一个方面，提供了一种半导体器件，该半导体器件包括：PMOS形成区域的第一鳍型图案；NMOS形成区域的第二鳍型图案；第一栅电极和第二栅电极，在第一鳍型图案上彼此间隔开，第一栅电极和第二栅电极跨过第一鳍型图案；第三栅电极和第四栅电极，在第二鳍型图案上彼此间隔开，第三栅电极和第四栅电极跨过第二鳍型图案；第一凹陷，形成在第一栅电极与第二栅电极之间的第一鳍型图案中；第二凹陷，形成在第三栅电极与第四栅电极之间的第二鳍型图案中；第一半导体图案，沿第一凹陷的轮廓形成，并包括含碳的下半导体膜和在下半导体膜上的上半导体膜，其中下半导体膜的碳浓度在向内部方向上随着离第一鳍型图案的距离的增大而增大；以及第二半导体图案，形成在第二凹陷中。
根据本公开的另一个方面，提供了一种用于制造半导体器件的方法，该方法包括：在衬底上形成PMOS形成区域的鳍型图案；在鳍型图案上形成第一栅电极和第二栅电极，第一栅电极和第二栅电极跨过鳍型图案并彼此间隔开；在第一栅电极与第二栅电极之间的鳍型图案中形成凹陷；沿凹陷的轮廓形成第一下硅锗膜；在第一下硅锗膜上形成第一上硅锗膜，第一上硅锗膜沿第一下硅锗膜延伸并含有碳；以及在第一上硅锗膜上形成第二硅锗膜，第二硅锗膜具有比第一上硅锗膜的锗百分率(fraction)大的锗百分率。
根据本公开的另一个方面，提供了一种半导体器件，该半导体器件包括：在衬底上的PMOS形成区域的鳍型图案；第一栅电极和第二栅电极，在鳍型图案上彼此间隔开，第一栅电极和第二栅电极跨过鳍型图案；凹陷，在第一栅电极与第二栅电极之间的鳍型图案中；沿凹陷的轮廓的第一下半导体膜，其中第一下半导体膜包括具有第一碳浓度的第一下外延层和具有与第一碳浓度不同的第二碳浓度的第一上外延层；以及在第一下半导体膜上的第一上半导体膜，第一上半导体膜沿第一下半导体膜延伸，并具有第三碳浓度，其中第一上外延层的第二碳浓度大于第一上半导体膜的第三碳浓度。
附图说明
通过参照附图详细描述本公开的示例实施方式，本公开的以上和其它的目的、特征和优点将对于本领域普通技术人员来说变得更加明显，附图中：
图1是被提供来说明根据本公开的一些示例实施方式的半导体器件的俯视平面图；
图2是沿图1的线A-A截取的剖视图；
图3是示出沿图2的线I的碳浓度的示意图；
图4A和图4B是示出第一下半导体膜和第一上半导体膜的锗百分率的示意图；
图5是沿图1的线B-B截取的剖视图；
图6是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图7是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图8是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图9是示出沿图8的线II的p型掺杂剂的浓度的示意图；
图10是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图11和图11A是示出除了第一覆盖半导体膜之外的第一半导体图案的锗百分率的示意图；
图12是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图13是被提供来说明根据本公开的一些示例实施方式的用于制造半导体器件的方法的剖视图；
图14是示出沿图13的线I的碳浓度的示意图；
图15和图15A是示出第一下半导体膜和第一上半导体膜的锗百分率的示意图；
图16是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图17是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；
图18是被提供来说明根据本公开的一些示例实施方式的半导体器件的俯视平面图；
图19是沿图18的线C-C截取的剖视图；
图20是被提供来说明根据本公开的一些示例实施方式的半导体器件的俯视平面图；
图21是沿图20的线D-D截取的剖视图；
图22是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图；以及
图23至图32是示出制造的中间阶段的剖视图，被提供来说明根据本公开的一些示例实施方式的用于制造半导体器件的方法。
具体实施方式
现在将在下面参照附图更充分地描述本公开，各种实施方式在附图中示出。然而，本发明可以以许多不同的形式实施，而不应被解释为限于这里阐述的示例实施方式。这些示例实施方式仅是示例，许多实施方案和变化是可能的，其不需要这里提供的细节。还应当强调，本公开提供可选示例的细节，但是这样的可选物的列出不是穷举的。此外，各种示例之间的任何细节一致性不应被解释为需要这样的细节，对于这里所描述的每个特征列出每一种可能的变化是不切实际的。在确定本发明的要求时应当参考权利要求的语言。
在附图中，为了清楚起见，层和区域的尺寸及相对尺寸可以被夸大。相同的附图标记始终指代相同的元件。尽管不同的附图示出示范性实施方式的变化，但是这些附图不一定旨在彼此相互排斥。相反，如将从下面的详细描述的上下文看到的，当将附图和它们的描述作为整体来考虑时，在不同的附图中绘出和描述的某些特征能够与来自其它附图的其它特征结合以产生各种实施方式。
将理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。除非上下文另外地指示，否则这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开，例如作为命名约定。因此，以下在说明书的一个部分中讨论的第一元件、部件、区域、层或部分可以在说明书的另一部分中或在权利要求书中被称作第二元件、部件、区域、层或部分，而没有背离本发明的教导。此外，在某些情况下，即使一术语在说明书中没有使用“第一”、“第二”等来描述，但是其在权利要求中仍可以被称为“第一”或“第二”从而将不同的所要求的元件彼此区分开。
将理解，当一元件被称为“连接”或“联接”到另一元件、或者在另一元件“上”时，它可以直接连接或联接到该另一元件或者直接在该另一元件上，或者可以存在居间的元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件、或者“接触”另一元件或“与”另一元件“接触”时，没有居间元件存在。用来描述元件之间的关系的其它词语应当以类似的方式被解释(例如“在……之间”和“直接在……之间”、“邻近于”和“直接邻近于”等)。
为了描述的方便，这里可以使用空间关系术语诸如“在……之下”、“在……下面”、“下”、“在……之上”、“上”等来描述如附图中示出的一个元件或特征与另一个(些)元件或特征的关系。将理解，除了附图中绘出的取向之外，空间关系术语旨在涵盖装置在使用或在操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为“在”另一些元件或特征“下面”或“之下”的元件将会取向“在”所述另一些元件或特征“之上”。因此，术语“在……下面”能够涵盖之上和之下两种取向。装置可以另外地取向(旋转90度或处于其它的取向)，这里使用的空间关系描述语被相应地解释。
此外，如这里使用的，这些空间关系术语诸如“在……之上”和“在……下面”具有它们的通常的广义的含义-例如，元件A可以在元件B之上，即使当向下看这两个元件时在它们之间不存在重叠(正如天空中的物体一般在地面上的物体之上，即使它不在正上方)。
如这里使用的术语诸如“相同”、“相等”、“平面”或“共平面”，在涉及取向、布局、位置、形状、尺寸、量或其它测量量时，不必表示精确相同的取向、布局、位置、形状、尺寸、量或其它测量量，而是旨在涵盖在可例如由于制造工艺发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、量或其它测量量。除非上下文或其它陈述另外地指示，术语“基本上”可以在这里用于强调此含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是精确相同、相等或平面的，或者可以在可例如由于制造工艺发生的可接受变化内是相同、相等或平面的。
如这里使用的，除非另外地指示，被描述为“电连接”的物体配置为使得电信号能够从一个物体传递到另一物体。因此，物理连接到不允许电流从其穿过的无源电绝缘部件(例如印刷电路板的预浸料层、连接两个器件的电绝缘粘合剂、电绝缘的底部填充物或模制层等)的无源导电部件(例如布线、焊盘、内部电线等)不被电连接到该部件。此外，彼此“直接电连接”的物体通过一个或更多个无源元件(诸如例如布线、焊盘、内部电线、贯穿通路等)被电连接。因而，被直接电连接的部件不包括通过有源元件(诸如晶体管或二极管)电连接的部件。被直接电连接的元件可以被直接地物理连接并直接电连接。
尽管一些剖视图的对应的俯视图和/或透视图可以没有被示出，但是这里示出的器件结构的剖视图提供对于如将在俯视图中示出的沿两个不同的方向延伸的和/或如将在透视图中示出的在三个不同的方向上延伸的多个器件结构的支持。该两个不同的方向可以或可以不彼此正交。该三个不同的方向可以包括可与该两个不同的方向正交的第三方向。多个器件结构可以被集成在同一电子器件中。例如，当器件结构(例如存储器单元结构或晶体管结构)在剖视图中示出时，电子器件可以包括多个器件结构(例如存储器单元结构或晶体管结构)，如将由电子装置的俯视图示出的。该多个器件结构可以布置成阵列和/或二维图案。
尽管关于根据一些示例实施方式的半导体器件的附图例示了包括鳍型图案形状的沟道区的鳍型场效应晶体管(FinFET)，但是示例实施方式不限于此。以下当然是可以的，根据一些示例实施方式的半导体器件可以包括隧穿场效应晶体管(隧穿FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，根据一些示例实施方式的半导体器件可以包括双极结晶体管、横向扩散的金属氧化物半导体(LDMOS)晶体管等。
如这里使用的，半导体器件可以指器件诸如半导体芯片(例如形成在管芯上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装基板上的一个或更多个半导体芯片的半导体封装、或者包括多个封装的堆叠封装器件。这些器件可以使用球栅阵列、引线接合、贯穿基板通路或其它电连接元件形成，并可以包括存储器件诸如易失性存储器件或非易失性存储器件。
如这里使用的，电子器件可以指这些半导体器件，但是可以另外地包括包含这些器件的产品，诸如包含额外部件的存储器模块、存储卡、硬盘驱动器，或者移动电话、膝上型计算机、平板、台式机、照相机、或其它消费电子设备等。
图1是被提供来说明根据本公开的一些示例实施方式的半导体器件的俯视平面图。图2是沿图1的线A-A截取的剖视图。图3是示出沿图2的线I的碳浓度的示意图。图4A和图4B是示出第一下半导体膜和第一上半导体膜的锗百分率的示意图。图5是沿图1的线B-B截取的剖视图。为了便于说明，在图1中，第一鳍型图案110、第一栅电极120、第二栅电极220和第一半导体图案150被示出。
参照图1至图5，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅极间隔物140、第二栅极间隔物240、第一凹陷115和第一半导体图案150。
衬底100可以是体硅或绝缘体上硅(SOI)。可选地，衬底100可以是硅衬底，或者可以包括其它材料，诸如硅锗、绝缘体上硅锗(SGOI)、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物，但是示例实施方式不限于此。
第一鳍型图案110可以从衬底100突出。第一鳍型图案110可以在衬底100上并在第一方向X1上纵向地延伸。例如，第一鳍型图案110可以包括在第一方向X1上延伸的长边和在第二方向Y1上延伸的短边。
第一鳍型图案110可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。第一鳍型图案110可以例如包括元素半导体材料诸如硅或锗。此外，第一鳍型图案110可以包括化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。
在一些实施方式中，第一鳍型图案110可以包括IV-IV族化合物半导体。例如，第一鳍型图案110可以是包括例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物、或掺杂有IV族元素的这样的二元化合物或三元化合物。
在一些实施方式中，第一鳍型图案110可以包括III-V族化合物半导体。例如，第一鳍型图案110可以是二元化合物、三元化合物或四元化合物中的一种，其通过III族元素和V族元素的组合形成，III族元素可以是铝(Al)、镓(Ga)和铟(In)中的至少一种，V族元素可以是磷(P)、砷(As)和锑(Sb)中的一种。
根据一些示例实施方式的半导体器件的第一鳍型图案110是包括硅的硅鳍型图案。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以部分地覆盖在第一鳍型图案110上。例如，场绝缘膜105可以部分地覆盖在第一鳍型图案110的侧壁上。
第一鳍型图案110的上表面可以比与第一鳍型图案110的长边相邻地形成的场绝缘膜105的上表面更高地向上突出。例如，第一鳍型图案110的在垂直于衬底100的方向(例如垂直方向)上的最上表面可以设置在比场绝缘膜105的在垂直于衬底100的方向上的最上表面高的水平面处。第一鳍型图案110可以由衬底100上的场绝缘膜105限定。
例如，场绝缘膜105可以包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。
此外，场绝缘膜105可以另外包括形成在第一鳍型图案110与场绝缘膜105之间的至少一个场衬垫膜(未示出)。当场绝缘膜105还包括场衬垫膜时，场衬垫膜可以包括多晶硅、非晶硅、硅氮氧化物、硅氮化物和硅氧化物中的至少一种。
第一栅电极120可以被形成，在第二方向Y1上延伸并跨过第一鳍型图案110。第一栅电极120可以形成在第一鳍型图案110和场绝缘膜105上。
第二栅电极220可以被形成，在第二方向Y1上延伸并跨过第一鳍型图案110。第二栅电极220可以形成在第一鳍型图案110和场绝缘膜105上。
第二栅电极220可以与第一栅电极120平行地形成。第一栅电极120和第二栅电极220可以彼此间隔开，并布置在第一方向X1上。
第一栅电极120和第二栅电极220可以分别包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)以及其组合中的至少一种。第一栅电极120和第二栅电极220可以每个包括导电的金属氧化物、导电的金属氮氧化物以及上述材料的氧化形式。
例如，第一栅电极120和第二栅电极220可以通过置换工艺(或后栅极工艺)形成，但是示例实施方式不限于此。
第一栅极间隔物140可以形成在第一栅电极120的侧壁上。第一栅极间隔物140可以限定第一沟槽140t。
第二栅极间隔物240可以形成在第二栅电极220的侧壁上。第二栅极间隔物240可以限定第二沟槽240t。
第一栅极间隔物140和第二栅极间隔物240可以每个包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)以及其组合中的至少一种。
第一栅极间隔物140和第二栅极间隔物240每个被示出为单个膜，但是示例实施方式不限于此，这些可以具有多膜结构。
第一栅极绝缘膜130可以形成在第一鳍型图案110与第一栅电极120之间。第一栅极绝缘膜130可以沿比场绝缘膜105进一步向上突出的第一鳍型图案110的轮廓形成。例如，第一栅极绝缘膜130的在垂直于衬底100的方向上的最上表面可以设置在比场绝缘膜105的在垂直于衬底100的方向上的最上表面高的水平面处。
第一栅极绝缘膜130可以沿第一沟槽140t的相对的侧壁和底表面形成。第一栅极绝缘膜130可以形成在第一栅极间隔物140与第一栅电极120之间。
第二栅极绝缘膜230可以形成在第一鳍型图案110与第二栅电极220之间。第二栅极绝缘膜230可以沿比场绝缘膜105进一步向上突出的第一鳍型图案110的轮廓形成。
第二栅极绝缘膜230可以沿第二沟槽240t的相对的侧壁和底表面形成。第二栅极绝缘膜230可以形成在第二栅极间隔物240与第二栅电极220之间。
与图2中的图示不同，界面层可以另外地形成在第一栅极绝缘膜130与第一鳍型图案110之间以及在第二栅极绝缘膜230与第一鳍型图案110之间。
当第一鳍型图案110是硅鳍型图案时，界面层可以包括例如硅氧化物。例如，界面层可以根据第一鳍型图案110中包括的材料而变化。
第一栅极绝缘膜130和第二栅极绝缘膜230可以包括具有比硅氧化物膜高的介电常数的高k电介质材料。例如，第一栅极绝缘膜130和第二栅极绝缘膜230可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物以及铌酸铅锌中的一种或更多种。
第一凹陷115可以形成在第一栅电极120与第二栅电极220之间。更具体地，第一凹陷115可以形成在彼此面对的第一栅极间隔物140和第二栅极间隔物240之间。第一凹陷115形成在第一鳍型图案110内。
在图2中，第一凹陷115的邻近于第一栅极间隔物140的侧壁与第一栅极间隔物140的侧壁以及第一凹陷115的邻近于第二栅极间隔物240的侧壁与第二栅极间隔物240的侧壁没有排成一条线。
例如，在第一鳍型图案110的上表面110a与第一栅极间隔物140和第二栅极间隔物240的底表面140a和240a之间的界面处，在平行于衬底100的上表面的方向(例如水平方向)上彼此相邻且彼此面对的第一栅极间隔物140和第二栅极间隔物240之间的宽度可以小于在平行于衬底100的上表面的方向上第一凹陷115的侧壁之间的宽度。
可选地，第一栅极间隔物140的底表面140a的至少一部分和/或第二栅极间隔物240的底表面240a的至少一部分可以被第一凹陷115暴露。
第一半导体图案150可以形成在第一凹陷115内。第一半导体图案150可以形成在第一鳍型图案110上，在第一栅电极120与第二栅电极220之间。第一半导体图案150可以是通过使用外延工艺生长的半导体外延图案。
第一半导体图案150可以被包括在使用第一鳍型图案110作为沟道区的晶体管的源极/漏极内。在根据一些示例实施方式的半导体器件中，第一半导体图案150可以被包括在PMOS晶体管的源极/漏极中。
第一半导体图案150可以包括掺杂的p型掺杂剂。例如，第一半导体图案150可以包括B、In、Ga和Al中的至少一种。在根据一些示例实施方式的半导体器件中，第一半导体图案150被描述为包括作为p型掺杂剂的硼(B)。
第一半导体图案150可以包括顺序地形成在第一鳍型图案110上的第一下半导体膜155、第一上半导体膜151和第一覆盖半导体膜152。
第一下半导体膜155可以沿第一凹陷115的轮廓形成。第一下半导体膜155可以沿第一凹陷115的侧壁和底表面延伸。
第一下半导体膜155可以包括倾斜上表面155ut，其在第一栅极间隔物140的底表面140a与第一鳍型图案110的上表面110a之间的界面和在第二栅极间隔物240的表底面240a与第一鳍型图案110的上表面110a之间的界面两者附近。第一下半导体膜155的上表面155ut可以相对于第一鳍型图案110的上表面110a具有钝角。例如，第一下半导体膜155的上表面155ut可以相对于垂直交叠第一半导体图案150的第一栅极间隔物140的底表面140a具有锐角。
在根据一些示例实施方式的半导体器件中，在第一凹陷115的底表面上的第一下半导体膜155在垂直于衬底100的上表面的方向上的厚度t11可以与在第一凹陷115的侧壁上的第一下半导体膜155在平行于衬底100的表面的方向上的厚度t12基本上相同。在此示例中，在第一凹陷115的侧壁上的第一下半导体膜155的厚度t12可以是在除了第一下半导体膜155的倾斜上表面155ut之外的某一部分处测量的厚度。
第一下半导体膜155可以包括例如硅锗。此外，为了抑制掺杂在源极/漏极中的p型掺杂剂扩散到沟道区中，第一下半导体膜155可以包括例如碳(C)。第一下半导体膜155可以包括例如按重量的约0.01％至约5％的碳。
第一上半导体膜151可以形成在第一下半导体膜155上。第一上半导体膜151可以填充其中形成有第一下半导体膜155的第一凹陷115。
第一上半导体膜151可以覆盖在第一下半导体膜155的倾斜上表面155ut上。例如，第一上半导体膜151可以填充在第一下半导体膜155的倾斜上表面155ut与第一栅极间隔物140的底表面140a之间以及在第一下半导体膜155的倾斜上表面155ut与第二栅极间隔物240的底表面240a之间。
在根据一些示例实施方式的半导体器件中，第一上半导体膜151可以与第一下半导体膜155接触。当在这里使用时，表述“接触”可以表示没有膜被插置在第一上半导体膜151与第一下半导体膜155之间。
第一上半导体膜151可以包括例如硅锗。
在图2中，第一上半导体膜151的上表面被示出为位于与第一鳍型图案110的上表面110a相同的平面上，但是示例实施方式不限于此。
第一覆盖半导体膜152可以形成在第一上半导体膜151上。第一覆盖半导体膜152可以包括例如硅。尽管没有在图2中示出，但是金属硅化物膜还可以形成在第一覆盖半导体膜152的至少一部分上。
在图2和图3中，第一下半导体膜155的碳浓度可以包括随着离第一鳍型图案110的距离的增大而增大的区间。例如，沿着从第一鳍型图案110与第一半导体图案150之间的界面到第一半导体图案150的内部的方向，第一下半导体膜155可以包括其中碳浓度逐渐增大的部分。例如，在第一鳍型图案110与第一半导体图案150之间的界面处的第一下半导体膜155的碳浓度小于在第一下半导体膜155的中央部分处的碳浓度。
例如，第一下半导体膜155可以包括顺序地形成在第一鳍型图案110上的第一下外延层156和第一上外延层157。第一下外延层156可以沿着第一凹陷115的轮廓形成。第一上外延层157可以形成在第一下外延层156上。
第一上外延层157的碳浓度大于第一下外延层156的碳浓度。第一上外延层157中的平均碳浓度大于第一下外延层156中的平均碳浓度。
例如，第一上外延层157中的碳浓度的最大值P1大于第一下外延层156中的碳浓度的最大值P2。
例如，第一上外延层157中的碳浓度的最大值P1与第一下外延层156中的碳浓度的最大值P2的比率可以在10和100之间的范围内(包含10和100在内)。
此外，第一上外延层157的碳浓度大于第一上半导体膜151的碳浓度。第一上外延层157中的平均碳浓度大于第一上半导体膜151中的平均碳浓度。第一上外延层157中的碳浓度的最大值P1大于第一上半导体膜151中的碳浓度的最大值。
在第一下外延层156的形成期间，可以不提供能够供应碳的前驱体。另一方面，在第一上外延层157的形成期间，提供用于供应碳的前驱体。
当在第一下外延层156的形成期间供应碳时，碳将使第一鳍型图案110的表面钝化。在这样的情况下，第一半导体图案150不能在第一凹陷115中连续地外延生长。
因此，没有用于供应碳的人为的前驱体供应，并且与第一鳍型图案110接触的第一下外延层156被外延生长。例如，存在于用于形成第一下外延层156的设备中的碳可以被引入到第一下外延层156中。
为了抑制第一半导体图案150中包括的p型掺杂剂扩散到沟道区中，在形成第一上外延层157时提供用于供应碳的前驱体。
在第一上外延层157的形成期间供应的碳也可以进入硅锗晶格位置的替代位置，但是也可以进入硅锗的间隙位置而不是晶格位置。
在随后的半导体制造工艺中，进入第一上外延层157的间隙位置的碳可以扩散到相邻的第一下外延层156和第一上半导体膜151中。通过这种扩散，第一下外延层156和第一上半导体膜151可以包括碳。
在图4A和图4B中，第一下半导体膜155的锗百分率可以小于第一上半导体膜151的锗百分率。例如，第一下外延层156的锗百分率和第一上外延层157的锗百分率小于第一上半导体膜151的锗百分率。
作为一个示例，随着离第一鳍型图案110的距离增大，第一下半导体膜155的锗百分率可以是恒定的。例如，如图4A所示，第一下外延层156的锗百分率可以与第一上外延层157的锗百分率基本上相同。
作为另一示例，随着离第一鳍型图案110的距离增大，第一下半导体膜155的锗百分率可以增大。例如，如图4B所示，第一下外延层156的锗百分率小于第一上外延层157的锗百分率。
如图4A和图4B所示，第一鳍型图案110可以不包括锗，然而示例实施方式不限于此。例如，在第一鳍型图案110与第一半导体图案150之间的界面处，第一鳍型图案110可以包括从第一半导体图案150扩散的锗。
在一些示例实施方式中，层间绝缘膜190可以形成在第一半导体图案150上。层间绝缘膜190可以围绕第一栅极间隔物140的侧壁和第二栅极间隔物240的侧壁。在一些示例实施方式中，层间绝缘膜190可以包括硅氧化物、硅氮化物、硅氮氧化物、可流动的氧化物(FOX)、东燃硅氮烷(tonen silazene)(TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合，但是不限于此。
图6是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。图7是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
参照图6，在根据一些示例实施方式的半导体器件中，第一下半导体膜155的上表面155ut可以沿第一栅极间隔物140的底表面140a和第二栅极间隔物240的底表面240a延伸。
第一下半导体膜155可以不包括相对于第一鳍型图案110的上表面110a或第一栅极间隔物140和第二栅极间隔物240的底表面140a和240a具有斜度的上表面。
在根据一些示例实施方式的半导体器件中，第一下半导体膜155可以沿第一凹陷115的轮廓共形地形成。例如，第一下外延层156可以沿第一凹陷115的轮廓共形地形成。第一上外延层157可以在第一下外延层156上沿第一下外延层156的轮廓共形地形成。
参照图7，在根据一些示例实施方式的半导体器件中，在第一凹陷115的底表面上的第一下半导体膜155的在垂直于衬底100的上表面的方向上的厚度t11可以不同于在第一凹陷115的侧壁上的第一下半导体膜155在平行于衬底100的上表面的方向上的厚度t12。
例如，在第一凹陷115的底表面上的第一下半导体膜155在垂直于衬底100的上表面的方向上的厚度t11可以大于在第一凹陷115的侧壁上的第一下半导体膜155在平行于衬底100的上表面的方向上的厚度t12。
作为一示例，在第一凹陷115的底表面上的第一下外延层156在垂直于衬底100的上表面的方向上的厚度可以大于在第一凹陷115的侧壁上的第一下外延层156在平行于衬底100的上表面的方向上的厚度。作为另一示例，在第一凹陷115的底表面上的第一上外延层157在垂直于衬底100的上表面的方向上的厚度可以大于在第一凹陷115的侧壁上的第一上外延层157在平行于衬底100的上表面的方向上的厚度。在一些实施方式中，在第一凹陷115的底表面上的第一下外延层156在垂直于衬底100的上表面的方向上的厚度可以大于在第一凹陷115的侧壁上的第一下外延层156在平行于衬底100的上表面的方向上的厚度，并且在第一凹陷115的底表面上的第一上外延层157在垂直于衬底100的上表面的方向上的厚度可以大于在第一凹陷115的侧壁上的第一上外延层157在平行于衬底100的上表面的方向上的厚度。
图8是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。图9是示出沿图8的线II的p型掺杂剂的浓度的示意图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
参照图8和图9，在根据一些示例实施方式的半导体器件中，第一半导体图案150可以包括掺杂剂偏析区域150d。掺杂剂偏析区域150d可以是具有比附近区域的掺杂剂浓度高的掺杂剂浓度的区域。
掺杂剂偏析区域150d可以通过使第一半导体图案150中包括的掺入的掺杂剂聚集在预定区域中而形成。结果，掺杂剂偏析区域150d中的掺杂剂浓度高于掺杂剂偏析区域150d附近的区域的掺杂剂浓度。
例如，掺杂剂偏析区域150d的至少一部分可以与第一栅极间隔物140和第二栅极间隔物240垂直重叠。
掺杂剂偏析区域150d可以位于第一上半导体膜151中。例如，掺杂剂偏析区域150d的至少一部分可以位于第一下半导体膜155的上表面155ut与第一栅极间隔物140的底表面140a之间以及在第一下半导体膜155的上表面155ut与第二栅极间隔物240的底表面240a之间。
如图9所示，掺杂剂偏析区域150d的掺杂剂浓度高于掺杂剂偏析区域150d附近的第一上半导体膜151的掺杂剂浓度。
图10是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。图11和图11A是示出除了第一覆盖半导体膜之外的第一半导体图案的锗百分率的示意图。为了说明的方便，下面将主要描述以上参照图1至图5未说明的差异。
参照图10、图11和图11A，在根据一些示例实施方式的半导体器件中，第一半导体图案150还可以包括形成在第一下半导体膜155与第一上半导体膜151之间的第一插入半导体膜153。
第一插入半导体膜153可以沿第一下半导体膜155的轮廓形成。作为一个示例，第一插入半导体膜153可以覆盖在第一下半导体膜155的上表面155ut上。作为另一示例，与图10所示的结构不同，第一插入半导体膜153可以不覆盖在第一下半导体膜155的上表面155ut上。
第一插入半导体膜153可以包括例如硅锗。
在图10中，在第一凹陷115的底表面上的第一插入半导体膜153在垂直于衬底100的上表面的方向上的厚度基本上等于在第一凹陷115的侧壁上的第一插入半导体膜153在平行于衬底100的上表面的方向上的厚度，但是示例实施方式不限于此。
如图11所示，第一插入半导体膜153的锗百分率大于第一下半导体膜155的锗百分率，并且小于第一上半导体膜151的锗百分率。第一下外延层156的锗百分率小于第一插入半导体膜153的锗百分率，并且第一上外延层157的锗百分率小于第一插入半导体膜153的锗百分率。第一下外延层156的锗百分率等于第一上外延层157的锗百分率。
与图11中的图示不同，第一下外延层156的锗百分率可以与第一上外延层157的锗百分率不同。例如，如图11A所示，第一下外延层156的锗百分率可以小于第一上外延层157的锗百分率。
图12是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
参照图12，在根据一些示例实施方式的半导体器件中，第一半导体图案150可以包括表面缺陷160。
表面缺陷160可以相对于第一鳍型图案110的上表面110a以一斜度延伸。表面缺陷160可以朝向第一凹陷115的底表面(例如朝向衬底100)倾斜地延伸。
表面缺陷160可以从第一栅极间隔物140的底表面140a和第二栅极间隔物240的底表面240a延伸并可以在第一半导体图案150内传播和终止。
在根据示例实施方式的半导体器件中，表面缺陷160可以是例如堆垛层错。
在图12中，尽管分别从第一栅极间隔物140和第二栅极间隔物240的底表面140a和240a延伸的表面缺陷160被示出为彼此不接触，但是示例实施方式不限于此。例如，表面缺陷160可以在彼此接触之后终止。
图13是被提供来说明根据本公开的一些示例实施方式的制造半导体器件的方法的剖视图。图14是示出沿图13的线I的碳浓度的示意图。图15和图15A是示出第一下半导体膜和第一上半导体膜的锗百分率的示意图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
参照图13至图15A，在根据一些示例实施方式的半导体器件中，第一下半导体膜155可以包括第一覆盖外延层158。
第一覆盖外延层158可以形成在第一上外延层157与第一上半导体膜151之间。第一覆盖外延层158可以与第一上外延层157接触。
在图13中，第一下半导体膜155的上表面155ut由第一下外延层156、第一上外延层157和第一覆盖外延层158限定，但是示例实施方式不限于此。
与图示不同，第一覆盖外延层158可以包括沿第一下外延层156的倾斜上表面和第一上外延层157的倾斜上表面延伸的部分。例如，第一下半导体膜155的上表面155ut可以由第一覆盖外延层158限定。
在图14中，第一下半导体膜155的碳浓度可以包括随着离第一鳍型图案110的距离增大而增大的部分和随着离第一鳍型图案110的距离增大而减小的部分。更具体地，随着离第一鳍型图案110与第一半导体图案150之间的界面的距离增大，第一下半导体膜155的碳浓度可以增大和减小。
例如，沿着从第一鳍型图案110与第一半导体图案150之间的界面到第一半导体图案150的内部的方向(例如向内部的方向)，第一下半导体膜155可以具有其中碳浓度增大的部分和其中碳浓度降低的部分。
例如，在第一鳍型图案110与第一半导体图案150之间的界面处的第一下半导体膜155的碳浓度小于在第一下半导体膜155的中心部分处的碳浓度。此外，在第一上半导体膜151与第一下半导体膜155之间的界面处的第一下半导体膜155的碳浓度小于在第一下半导体膜155的中心部分处的碳浓度。
第一上外延层157的碳浓度大于第一下外延层156的碳浓度，并且第一上外延层157的碳浓度大于第一覆盖外延层158的碳浓度。第一上外延层157中的平均碳浓度大于第一下外延层156中的平均碳浓度，并且第一上外延层157中的平均碳浓度大于第一覆盖外延层158中的平均碳浓度。
第一上外延层157中的碳浓度的最大值P1大于第一下外延层156中的碳浓度的最大值P2和第一覆盖外延层158中的碳浓度的最大值P3。
如图14所示，为了说明的方便，第一下外延层156中的碳浓度的最大值P2和第一覆盖外延层158中的碳浓度的最大值P3被示出为相同，但是示例实施方式不限于此。
在第一下外延层156和第一覆盖外延层158的形成期间，可以不提供能够供应碳的前驱体。在第一上外延层157的形成期间，可以提供用于供应碳的前驱体。
通过提供含碳的前驱体形成的第一上外延层157可以位于没有提供含碳的前驱体形成的第一下外延层156和第一覆盖外延层158之间。第一下半导体膜155可以形成为具有例如夹层结构。
包含在第一下外延层156和第一覆盖外延层158中的碳可以是从第一上外延层157扩散的碳。
第一下外延层156的锗百分率、第一上外延层157的锗百分率和第一覆盖外延层158的锗百分率小于第一上半导体膜151的锗百分率。如图15所示，第一下外延层156、第一上外延层157和第一覆盖外延层158中的每个的锗百分率彼此相同。
在图15中，第一下半导体膜155的锗百分率被示出为随着离第一鳍型图案110的距离增大是恒定的，但是示例实施方式不限于此。例如，第一下外延层156、第一上外延层157和第一覆盖外延层158中的每个的锗百分率彼此不同。例如，如图15A所示，第一下外延层156的锗百分率可以小于第一上外延层157的锗百分率。此外，第一上外延层157的锗百分率可以小于第一覆盖外延层158的锗百分率。
图16是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。图17是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
参照图16，根据一些示例实施方式的半导体器件还可以包括第一覆盖图案145和第二覆盖图案245。
第一栅电极120可以填充第一沟槽140t的一部分。第一覆盖图案145可以形成在第一栅电极120上。第一覆盖图案145可以填充在形成第一栅电极120之后剩余的第一沟槽140t的其余部分。
第二栅电极220可以填充第二沟槽240t的一部分。第二覆盖图案245可以形成在第二栅电极220上。第二覆盖图案245可以填充在形成第二栅电极220之后剩余的第二沟槽240t的其余部分。
尽管图16示出第一栅极绝缘膜130不形成在第一栅极间隔物140与第一覆盖图案145之间，并且第二栅极绝缘膜230不形成在第二栅极间隔物240与第二覆盖图案245之间，但是这仅为了说明的方便而提供，示例实施方式不限于此。
第一覆盖图案145的上表面和第二覆盖图案245的上表面可以分别位于与层间绝缘膜190的上表面相同的平面上。例如，第一覆盖图案145的最上表面和第二覆盖图案245的最上表面可以分别位于与层间绝缘膜190的最上表面相同的平面上。
第一覆盖图案145和第二覆盖图案245可以包括例如对层间绝缘膜190具有蚀刻选择性的材料。
第一覆盖图案145和第二覆盖图案245可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。
参照图17，在根据一些示例实施方式的半导体器件中，第一凹陷115可以形成在衬底100中。
第一栅电极120和第二栅电极220不在从衬底100突出的鳍型图案之上跨过。第一半导体图案150可以形成在衬底100内。第一半导体图案150可以包括从衬底100的上表面突出的上表面。
例如，图17所示的半导体器件可以是平面晶体管，而不是使用鳍型图案的多沟道晶体管。
图18是被提供来说明根据本公开的一些示例实施方式的半导体器件的俯视平面图。图19是沿图18的线C-C截取的剖视图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
参照图18和图19，根据一些示例实施方式的半导体器件还可以包括1_1鳍型图案110_1、1_1凹陷115_1和1_1半导体图案150_1。
1_1鳍型图案110_1可以从衬底100垂直地突出。1_1鳍型图案110_1的至少一部分比场绝缘膜105更远地突出。1_1鳍型图案110_1由场绝缘膜105限定并沿着第一方向X1伸长。
1_1鳍型图案110_1可以在纵向方向上与第一鳍型图案110平行地延伸。更具体地，1_1鳍型图案110_1的长边和第一鳍型图案110的长边可以彼此面对。第一鳍型图案110和1_1鳍型图案110_1可以布置在第二方向Y1上。
第一栅电极120和第二栅电极220可以形成在1_1鳍型图案110_1上，从而跨过1_1鳍型图案110_1。
1_1凹陷115_1可以形成在第一栅电极120与第二栅电极220之间。1_1凹陷115_1形成在1_1鳍型图案110_1中。
1_1半导体图案150_1可以填充1_1凹陷115_1并可以形成在1_1鳍型图案110_1上。1_1半导体图案150_1可以包括顺序地形成在1_1鳍型图案110_1上的1_1下半导体膜155_1、1_1上半导体膜151_1和1_1覆盖半导体膜152_1。
1_1下半导体膜155_1可以包括碳作为第一下半导体膜155。
1_1下半导体膜155_1可以包括顺序地形成在1_1鳍型图案110_1上的1_1下外延层156_1和1_1上外延层157_1。
在根据一些示例实施方式的半导体器件中，第一半导体图案150和1_1半导体图案150_1可以彼此接触。例如，第一半导体图案150和1_1半导体图案150_1可以彼此连接。
在图19中，第一半导体图案150和1_1半导体图案150_1被示出为彼此连接，并且第一覆盖半导体膜152和1_1覆盖半导体膜152_1彼此连接，但是示例实施方式不限于此。
1_1半导体图案150_1的材料和碳浓度将不在下面描述，因为它可以与上述第一半导体图案150的描述基本上类似。
图20是被提供来说明根据本公开的一些示例实施方式的半导体器件的俯视平面图。图21是沿图20的线D-D截取的剖视图。为了说明的方便，下面将主要说明以上参照图1至图5未说明的差异。
供参考，由于图20中的第一区域I的描述与参照图1至图5描述的基本上相同，所以下面对图20的描述将主要基于第二区域II进行。
此外，沿图20中的线A-A截取的剖视图可以与图2、图6至图8、图10、图12、图13和图16中的任意一个基本上相同。
参照图20和图21，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第二鳍型图案310、第一栅电极120、第二栅电极220、第三栅电极320、第四栅电极420、第一栅极间隔物140、第二栅极间隔物240、第三栅极间隔物340、第四栅极间隔物440、第一凹陷115、第二凹陷315、第一半导体图案150和第二半导体图案350。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此间隔开或彼此连接的区域。
第一区域I和第二区域II可以是其中形成不同导电类型的晶体管的区域。例如，第一区域I可以是PMOS形成区域，第二区域II可以是NMOS形成区域。
在第一区域I中，可以形成第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅极间隔物140、第二栅极间隔物240、第一凹陷115和第一半导体图案150。
在第二区域II中，可以形成第二鳍型图案310、第三栅电极320、第四栅电极420、第三栅极间隔物340、第四栅极间隔物440、第二凹陷315和第二半导体图案350。
第二鳍型图案310可以从衬底100垂直地突出。第二鳍型图案310可以由场绝缘膜105限定。第二鳍型图案310可以在第三方向X2上伸长。像第一鳍型图案110一样，第二鳍型图案310可以包括各种半导体材料。然而，在根据一些示例实施方式的半导体器件中，第二鳍型图案310是包括硅的硅鳍型有源图案。
第三栅电极320和第四栅电极420可以被形成，在第四方向Y2上延伸并跨过第二鳍型图案310。第三栅电极320和第四栅电极420可以形成在第二鳍型图案310和场绝缘膜105上。第四栅电极420可以与第三栅电极320平行地形成。第三栅电极320和第四栅电极420可以布置在第三方向X2上。
第三栅极间隔物340可以形成在第三栅电极320的侧壁上。第三栅极间隔物340可以限定第三沟槽340t。第四栅极间隔物440可以形成在第四栅电极420的侧壁上。第四栅极间隔物440可以限定第四沟槽440t。
第三栅极绝缘膜330可以形成在第二鳍型图案310与第三栅电极320之间。第三栅极绝缘膜330可以沿第三沟槽340t的侧壁和底表面形成。第四栅极绝缘膜430可以形成在第二鳍型图案310与第四栅电极420之间。第四栅极绝缘膜430可以沿第四沟槽440t的侧壁和底表面形成。
第二凹陷315可以形成在第三栅电极320与第四栅电极420之间。第二凹陷315可以形成在彼此面对的第三栅极间隔物340和第四栅极间隔物440之间。第二凹陷315形成在第二鳍型图案310内。
第二半导体图案350可以形成在第二凹陷315内。第二半导体图案350可以形成在第三栅电极320与第四栅电极420之间的第二鳍型图案310上。第二半导体图案350可以是通过使用外延工艺生长的半导体外延图案。
第二半导体图案350可以被包括在使用第二鳍型图案310作为沟道区的晶体管的源极/漏极内。第二半导体图案350可以被包括在NMOS晶体管的源极/漏极中。第二半导体图案350可以包括掺杂的n型掺杂剂。例如，第二半导体图案350可以包括P、Sb和As中的至少一种。
在一些示例实施方式中，第二半导体图案350可以包括硅。
在根据一些示例实施方式的半导体器件中，第二半导体图案350可以在第二鳍型图案310和第二半导体图案350的界面附近不包括含碳的外延层。
图22是被提供来说明根据本公开的一些示例实施方式的半导体器件的剖视图。为了说明的方便，下面将主要说明以上参照图20和图21未说明的差异。
参照图22，在根据一些示例实施方式的半导体器件中，第二半导体图案350可以包括第二下外延层351、第二插入外延层352和第二上外延层353。
第二下外延层351可以沿第二凹陷315的轮廓形成。第二插入外延层352可以形成在第二下外延层351上。第二插入外延层352可以沿第二凹陷315的轮廓形成。第二上外延层353可以形成在第二插入外延层352上。第二上外延层353可以填充其中形成有第二下外延层351和第二插入外延层352的第二凹陷315。
在第二下外延层351和第二上外延层353的形成期间，可以不提供能够供应碳的前驱体。在第二插入外延层352的形成期间，可以提供用于供应碳的前驱体。例如，第二插入外延层352可以是含碳的外延层。
然而，在随后的半导体制造工艺中，包含在第二插入外延层352中的碳可以扩散到第二下外延层351和第二上外延层353中。
在根据一些示例实施方式的半导体器件中，第二半导体图案350的第一部分的碳浓度可以在向内部的方向上随着离第二鳍型图案310与第二半导体图案350之间的界面的距离增大而增大，第二半导体图案350的第二部分的碳浓度可以在向内部的方向上随着离第二鳍型图案310和第二半导体图案350之间的界面的距离增大而减小。
图23至图32是示出制造的中间阶段的剖视图，被提供来说明根据本公开的一些示例实施方式的用于制造半导体器件的方法。供参考，图24A是沿图23的线A-A截取的剖视图，图24B是沿图23的线B-B截取的剖视图。此外，参照图25至图32描述的制造方法是从图24A继续进行的制造方法。
参照图23至图24B，从衬底100突出的第一鳍型图案110形成在衬底100上。第一鳍型图案110可以在第一方向X1上伸长。场绝缘膜105可以被形成，部分地覆盖在第一鳍型图案110的侧表面上。
参照图25，跨过第一鳍型图案110的第一虚设栅电极120p和第二虚设栅电极220p可以形成在第一鳍型图案110上。
第一虚设栅电极120p和第二虚设栅电极220p可以通过使用掩模图案2101的蚀刻工艺来形成。在一些示例实施方式中，第一虚设栅电极120p和第二虚设栅电极220p可以包括多晶硅或非晶硅。第一虚设栅极绝缘膜130p可以形成在第一虚设栅电极120p与第一鳍型图案110之间，第二虚设栅极绝缘膜230p可以形成在第二虚设栅电极220p与第一鳍型图案110之间。在一些示例实施方式中，第一虚设栅极绝缘膜130p和第二虚设栅极绝缘膜230p可以包括硅氧化物。
参照图26，第一栅极间隔物140形成在第一虚设栅电极120p的侧壁上，第二栅极间隔物240形成在第二虚设栅电极220p的侧壁上。
在第一栅极间隔物140和第二栅极间隔物240被形成的同时，第一凹陷115可以形成在第一鳍型图案110中。第一凹陷115可以形成在第一虚设栅电极120p与第二虚设栅电极220p之间。
在可选的实施方式中，第一凹陷115可以在形成第一栅极间隔物140和第二栅极间隔物240之后形成。
参照图27，第一下外延层156可以沿第一凹陷115的轮廓形成。第一下外延层156形成在第一鳍型图案110上。第一下外延层156可以例如通过使用外延方法生长。
当半导体器件是PMOS时，第一下外延层156可以包括例如硅锗。第一下外延层156可以是硅锗膜。在第一下外延层156的形成期间，可以提供或可以不提供将被掺杂在第一下外延层156中的p型掺杂剂。
当半导体器件是NMOS时，第一下外延层156可以包括例如硅。第一下外延层156可以是硅膜。在第一下外延层156的形成期间，可以提供或可以不提供将被掺杂在第一下外延层156中的n型掺杂剂。
在第一下外延层156生长的同时，不提供能够供应碳的前驱体。例如，被提供用于生长第一下外延层156的前驱体不包括能够供应碳的前驱体。例如，第一下外延层156可以是不含碳的外延层。
参照图28，第一上外延层157沿第一下外延层156的轮廓形成在第一下外延层156上。第一上外延层157可以例如通过使用外延方法来生长。
当半导体器件是PMOS时，第一上外延层157可以包括例如硅锗。第一上外延层157可以是硅锗膜。当半导体器件是NMOS时，第一上外延层157可以包括例如硅。第一上外延层157可以是硅膜。在第一上外延层157的形成期间，可以提供或可以不提供将被掺杂在第一上外延层157中的p型掺杂剂或n型掺杂剂。
在第一上外延层157生长的同时，提供能够供应碳的前驱体。例如，在被提供用于生长第一上外延层157的前驱体当中，包括能够供应碳的前驱体。例如，第一上外延层157可以是含碳的外延层或碳掺杂的外延层。
参照图29，第一覆盖外延层158可以沿第一上外延层157的轮廓形成在第一上外延层157上。第一覆盖外延层158可以例如通过使用外延方法生长。
当半导体器件是PMOS时，第一覆盖外延层158可以包括例如硅锗。第一覆盖外延层158可以是硅锗膜。在第一覆盖外延层158的形成期间，可以提供或可以不提供将被掺杂在第一覆盖外延层158中的p型掺杂剂。
在第一覆盖外延层158生长的同时，不提供能够供应碳的前驱体。例如，在被提供用于生长第一覆盖外延层158的前驱体当中，不包括能够供应碳的前驱体。例如，第一覆盖外延层158可以是不含碳的外延层。
结果，沿着第一凹陷115的轮廓，第一下半导体膜155可以形成在第一鳍型图案110上。
在一些实施方式中，形成第一覆盖外延层158可以是可选的。例如，第一下半导体膜155可以不包括第一覆盖外延层158。此外，包含在第一上外延层157中的碳可以扩散到第一下外延层156和第一覆盖外延层158中。
此外，在第一下半导体膜155的形成期间，第一下半导体膜155的外延层中的至少一些可以不掺杂有p型掺杂剂或n型掺杂剂。然而，未掺杂有p型掺杂剂或n型掺杂剂的外延层也可以包括从第一上半导体膜151(见图30)等扩散的掺杂剂。
在图29中，第一下半导体膜155不包括相对于第一鳍型图案110的上表面具有钝角的上表面，但是示例实施方式不限于此。
参照图30，第一上半导体膜151和第一覆盖半导体膜152通过外延生长方法顺序地形成在第一下半导体膜155上。
当半导体器件是PMOS时，第一上半导体膜151可以包括例如具有比第一下半导体膜155大的锗百分率的硅锗。第一上半导体膜151可以是硅锗膜。此外，第一覆盖半导体膜152可以包括硅。在形成第一上半导体膜151和第一覆盖半导体膜152的同时，提供将被掺杂在第一上半导体膜151和第一覆盖半导体膜152中的p型掺杂剂。
参照图31，层间绝缘膜190可以形成为使得其覆盖第一半导体图案150以及第一虚设栅电极120p和第二虚设栅电极220p。
然后，层间绝缘膜190可以被平坦化直到第一虚设栅电极120p的上表面和第二虚设栅电极220p的上表面被暴露。结果，掩模图案2101可以被去除，并且第一虚设栅电极120p的上表面和第二虚设栅电极220p的上表面可以被暴露。
参照图32，第一虚设栅电极120p和第二虚设栅电极220p被去除，并且第一虚设栅极绝缘膜130p和第二虚设栅极绝缘膜230p被去除。第一虚设栅电极120p和第二虚设栅电极220p以及第一虚设栅极绝缘膜130p和第二虚设栅极绝缘膜230p被去除，使得第一鳍型图案110的一部分可以被暴露。
接着，如图2所示，第一栅极绝缘膜130和第一栅电极120以及第二栅极绝缘膜230和第二栅电极220可以形成在第一虚设栅电极120p和第二虚设栅电极220p以及第一虚设栅极绝缘膜130p和第二虚设栅极绝缘膜230p从其去除的空间中。
在总结详细描述时，本领域技术人员将理解，能够对优选的实施方式进行许多变化和修改而实质上没有背离本公开的原理。因此，本发明构思的所公开的优选实施方式仅以一般的和描述性的含义来使用，而不是为了限制的目的。
本申请要求于2016年11月16日在韩国知识产权局提交的韩国专利申请第10-2016-0152414号的优先权以及由其获得的所有权益，其全部内容通过引用结合于此。