本发明涉及一种用于半导体封装结构的万用转接电路层，尤其是利用接垫、中继接点、接地区、电源区及接脚而依据芯片的电气功能藉相对应的引线而电气连接。
技术背景
在一般现有技术的封装制程中，需要利用焊线或打线(wirebonding)以实现半导体的集成电路(ic)及导线架之间的电气连接，而打线通常是使用金线、铝线或铜线，将集成电路的接脚连接至导线架的引脚，最后进行灌胶固化而完成封装。
集成电路的接脚必需随着内部电路的设计而配置，藉以达到最佳性能，而当不同接脚与相对应引脚之间的打线发生交错时，很容易发生短路，或者，如果接脚与引脚之间的打线距离太长，则在后续压模处理时，焊线很容易受到过大的模流冲压而偏移，影响电性，甚至短路而失效。
因此，很需要一种创新的用于半导体封装结构的万用转接电路层，不仅可简化打线的设计，缩短打线距离，还能避免发生交错，藉以解决上述现有技术的问题。
技术实现要素：
针对现有技术的不足，本发明的目的是提供一种用于半导体封装结构的万用转接电路层。
为实现以上发明目的，本发明采用了如下所述的技术方案：
本发明公开一种用于半导体封装结构的万用转接电路层，其包括：一延伸讯号区，包含多个讯号线以及多个接垫，该等讯号线是平行排列，而每个该等讯号线系连接至少一接垫，且不同的该讯号线所连接的相对应接垫是配置成相互间隔开而不接触；至少一中继接点区，每个该中继接点区包含多个中继接点；一接地区；一电源区；以及一电气绝缘层，具电气绝缘性，且该延伸讯号区、该至少一中继接点区、该接地区及该电源区是由一导电材料构成而具有导电性，并位于该电气绝缘层的一上表面；其中该万用转接电路层是安置在一芯片的一上表面，且该芯片进一步安置在一基板的一上表面，该基板具有一线路图案及多个接脚，该万用转接电路层之该接垫、该中继接点、该接地区、该电源区及该接脚，可选择式藉由引线而电气连接至该基板之连接阜。
优选的,该至少一中继接点区是配置在该万用转接电路层的一左侧边缘区域、一顶部边缘区域及一右侧边缘区域。
优选的,该接地区以及该电源区是配置成相邻且不接触。
优选的,该等讯号线所连接的该至少一接垫是配置成波浪状排列。
优选的,该等讯号线所连接的该至少一接垫是配置成平行状排列。
优选的,该接地区及该电源区为长条形。
在本发明的一实施例中,该芯片系为一闪存。
优选的,该基板或该闪存上设有一控制器，该控制器具有多个连接垫，该万用转接电路层之该接垫、该中继接点、该接地区、该电源区及该接点，可选择式藉由引线而电气连接至该基板之该连接阜、该闪存或该控制器之连接垫。
本发明公开另一种用于半导体封装结构的万用转接电路层，其包括：一延伸讯号区，包含多个讯号线以及多个接垫，该等讯号线是平行排列，而每个该等讯号线系连接至少一接垫，且不同的该讯号线所连接的相对应接垫是配置成相互间隔开而不接触；至少一中继接点区，每个该中继接点区包含多个中继接点；一接地区；一电源区；以及一电气绝缘层，具电气绝缘性，且该延伸讯号区、该至少一中继接点区、该接地区及该电源区是由一导电材料构成而具有导电性，并位于该电气绝缘层的一上表面；其中该万用转接电路层是安置在一第一芯片的一上表面，且该第一芯片进一步安置在一导线架之一承放座的一上表面，该万用转接电路层之该接垫、该中继接点、该接地区、该电源区及该接脚可选择式藉由引线而电气连接至该导线架之一引脚。
优选的,该至少一中继接点区是配置在该万用转接电路层的一左侧边缘区域、一顶部边缘区域及一右侧边缘区域。
优选的,该接地区以及该电源区是配置成相邻且不接触。
优选的,该等讯号线所连接的该至少一接垫是配置成波浪状排列。
优选的,该等讯号线所连接的该至少一接垫是配置成平行状排列。
优选的,该接地区及该电源区为长条形。
优选的,该第一芯片与该承放座之间设置一第二芯片，该万用转接电路层之该接垫、该中继接点、该接地区、该电源区可选择式藉由引线电气连接该导线架之一引脚与第二芯片之连接垫。
因此，较之现有技术，本发明的优点包括：本发明的万用转接电路层可提供基板、芯片之间的讯号转接功能，所以不需在基板、芯片之间直接进行打线，能大幅简化引线的配置，提高打线良率，并缩短引线的距离，改善电气讯号的传输质量，同时还能避免引线交错，有效防止发生讯号短路而导致功能异常或甚至失效。
此外，本发明的万用转接电路层具较高的设计灵活性，能大幅减少开发转接板的设计成本，尤其是并不局限于特定的芯片设计，所以本发明可运用在各种芯片上或与其搭配，因而提升应用弹性并扩大应用领域。
附图说明
图1是本发明一典型实施例中用于半导体封装结构的万用转接电路层的示意图。
图2是本发明另一典型实施例中用于半导体封装结构的万用转接电路层的示意图。
图3是利用本发明一典型实施例的万用转接电路层所完成的半导体封装结构的上视图。
图4为图3中半导体封装结构的a-a方向剖视图。
图5是利用本发明一典型实施例的万用转接电路层所完成的另一半导体封装结构的上视图。
图6为图4中半导体封装结构的剖视图。
图7是利用本发明一典型实施例的万用转接电路层所完成的又一半导体封装结构的上视图。
图8为图7中半导体封装结构的剖视图。
图9是利用本发明一典型实施例的万用转接电路层所完成的又一半导体封装结构的剖视图。
附图标记说明：10-万用转接电路层，11-延伸讯号区，11a-讯号线，11b-接垫，12-中继接点区，12a-中继接点，13-接地区，14-电源区，15-电气绝缘层，20-芯片，30-基板，32-接脚，33连接阜，34-导线架，35-承放座，36-引脚，40、41-引线，60-控制器，62-连接垫，70-闪存。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。以下结合附图及更为具体的实施例对本发明的技术方案、其实施过程及原理等作进一步清楚、完整的解释说明。
以下配合图标及组件符号对本发明之实施方式做更详细的说明，俾使熟习该项技艺者在研读本说明书后能据以实施。
请参阅图1，本发明实施例用于半导体封装结构的万用转接电路层的示意图。如图1所示，本发明实施例的万用转接电路层10包括延伸讯号区11、至少一中继接点区12、接地区13、电源区14以及电气绝缘层15，其中延伸讯号区11、中继接点区12、接地区13及电源区14是由导电材料构成而具有导电性，并位于电气绝缘层15的上表面。进一步，上述的延伸讯号区11包含多个讯号线11a以及多个接垫11b，其中该等讯号线11a是平行排列，而每个讯号线11a连接至少一接垫11b，且不同的讯号线11a所连接的相对应接垫11b是配置成相互间隔开而不接触。此外，中继接点区12包含多个中继接点12a，而电气绝缘层15是具电气绝缘性。尤其，延伸讯号区11、中继接点区12、接地区13及电源区14是由导电材料构成而具有导电性，并位于电气绝缘层15的上表面。
更加具体而言，图1中的万用转接电路层10是示范性的表示共有16个讯号线11a，且分成4组，亦即每一组包含4个讯号线11a，其中每个讯号线11a个自连接多个接垫11b，因而很明显的，相邻二讯号线11a的相对应接垫11b是不在同一水平位置，而是具有高低差，所以整体上，所有讯号线11a是比如以自左而右的由上往下之排列方式而重复多次，藉以形成上下起伏的波浪状。这种波浪状的接垫11b可以解决芯片20在打线时发生交错的问题。
此外，中继接点区12的每个中继接点12a都可用来转跳线，能避免引线40的距离过长而影响打线的良率，或产生跨线的风险。再者，由于接地区13及电源区14是设计成长条形，所以在跟芯片20打线时皆不会发生交错。整体而言，本发明可提供应用上最短的打线路径。
如图2所示，本发明之万用转接电路层10之相邻二讯号线11a及接垫11b可视电性连接需要，设计为相互平行排列，然不限于此，万用转接电路层为相邻二讯号线11a及接垫11b可为规则或不规则几何形状的组合排列之设计。
如图3及图4所示，为利用本发明一典型实施例的万用转接电路层所完成的半导体封装结构的上视图与剖视图，在此半导体封装结构中，本发明的万用转接电路层10是安置在芯片20的上表面，而芯片20是进一步安置在基板30的上表面，进而由万用转接电路层10提供芯片20及基板30之间的电气讯号转接功能，使得万用转接电路层30之该接垫11b、该中继接点12a、中继接点区12之该接地区12、该电源区13可选择式藉由引线40而电气连接至该基板30之连接阜33。如图3所示，基板30之连接阜33电气连接该电源区14，系利用引线40经由同一讯号线11a上之相邻特定距离的接垫11b，中继电气连接该基板30之连接阜33与该电源区14，以防止使用单一引线40过长而产生的变形，改善电气讯号的传输质量，同时还能避免引线40交错，有效防止发生讯号短路而导致功能异常或甚至失效。
如图5及图6所示，分别为依据本发明之另一半导体封装结构之上视图及剖视图，并请一并参阅图1。此实施例中，半导体封装结构具有导线架34，其中导线架34包括一承放座35及一引脚36。本发明之万用转接电路层10可安置在第一芯片20的上表面，第一芯片20是进一步安置在第二芯片21上，而第二芯片21放置于导线架34之承放座35且并可依据第一芯片20及第二芯片21的电气功能，可选择式将引线40分别电气连接万用转接电路层10之接垫11b、中继接点12a、接地区13、电源区14与第二芯片21之连接垫22及导线架34之引脚36。
因此本发明用于半导体封装结构的万用转接电路层，适用于各类半导体封装结构，如双线内封装组(dip)、塑料附引线芯片承座(plcc)、四角平板封装组(qfp)、低外形四角平板封装组(lqfp)、薄型小型外框封装组(tsop)、薄型四角平板封装组(tqfp)、带承座封装组(tcp)、球珠格状数组(bga)、芯片尺寸级封装组(csp)、四角平板非引线封装组(qfn)、小型外框非引线封装组(son)、引线框架bga(lf-bga)、模块数组封装组型的bga(map-bga)及记忆卡(memorycard)等之惯用公知的半导体封装结构。
进一步参考图7及图8之上视图及剖视图，分别为利用本发明实施例万用转接电路层所完成的又一半导体封装结构的示意图，并请一并参阅图1。此半导体封装结构中，是包含本发明的万用转接电路层10、基板30、控制器60以及闪存70，其中万用转接电路层10是当作基板30、控制器60、闪存70之间的讯号转接媒介，同时，利用相对应的引线41而连接。
进一步而言，闪存70是安置在基板30的上表面，且万用转接电路层10以及控制器60是安置在闪存70的上表面。再者，位于闪存70上控制器60包含多个连接垫62，其中万用转接电路层10及控制器60是分隔开而不相接触。再者请参考如图9之半导体封装结构，其闪存70与控制器60可以视需要安置于基板30上，非如图8所示闪存70与控制器60为堆栈的方式安置于基板30上。具体而言，图8及图9之控制器60利用相对应的引线41以打线方式而连接到万用转接电路层10及基板30，比如控制器60的某些连接垫62可连接到万用转接电路层10的相对应多个中继接点12a，而另一些连接垫62可连接到基板30的相对应多个连接阜33，使得控制器60可经由万用转接电路层10的讯号转接而电气连接至基板30。
整体而言，万用转接电路层10的每个接垫11b、每个中继接点12a、接地区13、电源区14可选择式藉是藉由相对应的引线而电气连接基板30的连接阜33、控制器60的连接垫62或闪存70，换言之，万用转接电路层10的主要功效在于提供基板30、闪存70以及控制器60之间的电气连接，使得闪存70不需直接打线到基板30、控制器60，因而可缩短打线距离，并简化打线配置，同时避免发生打线交错而影响电气性能。再者，上述的半导体封装结构很适合应用于记忆卡的封装领域，不过并未受限于此。
综上所述，本发明的主要特点在于利用万用转接电路层提供讯号转接功能，万用转接电路层是藉引线而电气连接至基板，所以不需在基板、芯片之间直接进行打线，可大幅简化引线的配置，提高打线良率，并缩短引线的距离，改善电气讯号的传输质量，同时还能避免引线交错，有效防止发生讯号短路而导致功能异常或甚至失效。
本发明的另一特点在于利用万用转接电路层提供基板、闪存、控制器之间的电气转接功能，其中万用转接电路层、控制器是在闪存上，且闪存电气连接至基板的线路图案。由于整结构的引线布局非常简化，很适合应用于记忆卡或需要高度整合及更加轻薄短小产品的封装处理。
整体而言，本发明的万用转接电路层能大幅减少开发转接板的设计成本，尤其是万用转接电路层的设计灵活性较高，并不局限于特定的芯片设计，所以本发明可运用在各种芯片上或与其搭配，因而提升应用弹性，扩大应用领域。
应当理解，以上较佳实施例仅用于说明本发明的内容，除此之外，本发明还有其他实施方式，但凡本领域技术人员因本发明所涉及之技术启示，而采用等同替换或等效变形方式形成的技术方案均落在本发明的保护范围内。