半导体装置封装及其制造方法与流程

本发明大体上涉及一种半导体封装装置及其制造方法。

背景技术：

随着电力消耗在电子集成电路中增加，耗散所述电子集成电路所产生的热量具有挑战性，且因此热量将累积在所述电子集成电路的导电迹线或通孔中。因为电子集成电路包含由不同材料形成的多个组件(例如电介质层、导电迹线或通孔)，所述组件之间的热膨胀系数(cte)失配会致使翘曲，这将使导电迹线/通孔与电介质层之间的界面出现分层。

技术实现要素：

在一或多个实施例中，连接结构包含中间导电层、第一导电层和第二导电层。所述中间导电层包含第一表面和与第一表面相对的第二表面。所述中间导电层具有第一热膨胀系数。所述第一导电层与所述中间导电层的第一表面接触。所述第一导电层具有第二cte。所述第二导电层与所述中间导电层的第二表面接触。所述第一导电层和所述第二导电层由相同材料形成。所述第一cte和所述第二cte中的一者为负，且另一者为正。

在一或多个实施例中，连接结构包含中间导电层、第一导电层和第二导电层。所述中间导电层包含第一表面和与第一表面相对的第二表面。所述第一导电层与所述中间导电层的第一表面接触。所述第二导电层与所述中间导电层的第二表面接触。所述第一导电层和所述第二导电层由相同材料形成。第一导电层和中间导电层中的一者包含含有碳原子的6元环。

附图说明

根据结合附图阅读的以下详细描述最好地理解本公开的各方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。

图1a说明根据本公开的一些实施例的连接结构的横截面图。

图1b说明根据本公开的一些实施例的连接结构的横截面图。

图2说明根据本发明的一些实施例的衬底的横截面图。

图3a说明根据本发明的一些实施例的衬底的横截面图。

图3b说明根据本发明的一些实施例的衬底的横截面图。

图3c说明根据本发明的一些实施例的衬底的横截面图。

图4a说明根据本公开的一些实施例的半导体装置封装的横截面图。

图4b说明根据本公开的一些实施例的半导体装置封装的横截面图。

图5a说明根据本公开的一些实施例的半导体装置封装的横截面图。

图5b说明根据本公开的一些实施例的半导体装置封装的横截面图。

图6a、图6b、图6c、图6d、图6e、图6f和图6g说明根据本公开的一些实施例的制造半导体装置封装的方法。

图7a和7b说明根据本公开的一些实施例的各种类型的半导体封装装置。

贯穿图式和详细描述使用共同参考编号来指示相同或相似元件。根据以下结合附图作出的详细描述将容易理解本公开。

具体实施方式

图1a说明根据本公开的一些实施例的连接结构1a的横截面图。在一些实施例中，连接结构1a可为衬底(或所述衬底的一部分)、引线框(或所述引线框的一部分)、导电迹线、导电通孔或可将一个组件或端子电连接到另一组件或端子的任何其它连接结构。连接结构1a包含导电层10、11和12。

导电层10(还被称作“中间导电层”)安置于导电层11与12之间。举例来说，导电层10由导电层11和12包夹。导电层10包含表面101(还被称作第一表面)以及与表面101相对的表面102(还被称作第二表面)。导电层11安置在导电层10的表面101上，且与导电层10的表面101接触。导电层12安置于导电层10的表面102上，并与导电层10的表面102接触。在一些实施例中，导电层11和导电层12由相同材料形成。

导电层10包含第一热膨胀系数(cte)，且导电层11和12包含第二cte。在一些实施例中，所述第一cte和所述第二cte中的一者为负，且另一者为正。举例来说，第一cte为负，且第二cte为正，且反之亦然。。在一些实施例中，第一cte为从约7ppm/℃到约20ppm/℃，且第二cte为从约-8ppm/℃到约-5ppm/℃。或者，第一cte为从约-8ppm/℃到-5ppm/℃，且第二cte为从约7ppm/℃到约20ppm/℃。在一些实施例中，导电层10由包含含有碳原子的6元环的材料形成(例如由多个6元环建构的基本平面)，而导电层11和12由铜(cu)、金(au)、银(ag)、镍(ni)、钛(ti)、钯(pd)或其合金形成。在其它实施例中，导电层10由cu、au、ag、ni、ti、pd或其合金形成，而导电层11和12由包含含有碳原子的6元环的材料形成。在一些实施例中，包含含有碳原子的6元环的所述材料是或包括石墨烯。

在一些实施例中，导电层11的厚度t11与导电层12的厚度t12大体上相同。在第一cte为正且第二cte为负的情况下，导电层10的厚度t10与导电层11或12的厚度t11或t12之间的关系可由下式表达：

其中cte10是第一cte(即，导电层10的cte)，且cte11是第二cte(即，导电层11或12的cte)。在一些实施例中，导电层11或12的厚度t11或t12与导电层10的厚度t10的比率在从约1.75到8的范围内。

在第一cte为负且第二cte为正的情况下，导电层10的厚度t10与导电层11或12的厚度t11或t12之间的关系可由下式表达：

其中cte10是第一cte(即，导电层10的cte)，且cte11是第二cte(即，导电层11或12的cte)。在一些实施例中，导电层11或12的厚度t11或t12与导电层10的厚度t10的比率在从约0.43到2的范围内。

图1b说明根据本公开的一些实施例的连接结构1b的横截面图。连接结构1b类似于图1a中的连接结构1a，不同之处在于连接结构1b进一步包含导电层13和14。在一些实施例中，导电层13和导电层10由相同材料形成，而导电层14和导电层11或12由相同材料形成。举例来说，导电层10和13包含具有正cte的材料，而导电层11、12和14包含具有负cte的材料，且反之亦然。在一些实施例中，连接结构可包含n个层，其中n为奇数，且大于3。举例来说，n等于(2n+1)，其中n是整数。在n层连接结构中，任何两个邻近导电层由不同材料形成，一个具有正cte，且另一者具有负cte。

图2说明根据本发明的一些实施例的衬底2的横截面图。衬底2包含电介质层20、导电迹线21、导电通孔22、导电触点23、钝化层24和保护层25。

电介质层20可包含有机组件，例如焊接掩模、聚酰亚胺(pi)、环氧树脂、味之素堆积膜(abf)、模制化合物、双马来酰亚胺三嗪(bt)、聚苯并恶唑(pbo)、聚丙烯(pp)或环氧基材料。电介质层20可包含无机材料，例如硅、玻璃、陶瓷或石英。在一些实施例中，电介质层20用作衬底2的核心。电介质层20包含表面201和与表面201相对的表面202。在一些实施例中，可省略电介质层20以形成无核心衬底。

导电迹线21安置于电介质层20的表面201和/或表面202上。在一些实施例中，电介质层20的表面201上的导电迹线21与电介质层20的表面202上的那些导电迹线对称。或者，电介质层20的表面201上的导电迹线21与电介质层20的表面202上的那些导电迹线不对称。在一些实施例中，导电迹线21类似于图1a中的连接结构1a。举例来说，导电迹线21包含由导电层21a和21c包夹的导电层21b。导电层21b类似于图1a中的连接结构1a的导电层10，而导电层21a和21c类似于图1a中的连接结构1a的导电层11和12。在其它实施例中，导电迹线21可包含如图1b所示的连接结构1b，或任何其它包夹连接结构，取决于不同设计要求。

钝化层24安置于电介质层20的表面101和表面102上。钝化层24覆盖导电迹线21的一部分，且使导电迹线21的另一部分暴露以用于电连接。举例来说，钝化层24可包含凹部，来使导电迹线21的所述部分暴露。在一些实施例中，钝化层24包含氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。

导电触点23安置于钝化层24上，且延伸到钝化层24的凹部中，以电连接到导电迹线21的暴露部分。导电触点23可连接到焊料球，以用于提供衬底2与其它电路或组件之间的电连接。举例来说，导电触点23可连接到可控塌陷芯片连接(c4)凸块、球栅阵列(bga)或栅格阵列封装(lga)。

导电通孔22安置于钝化层24上，且穿透钝化层24，以提供衬底2的上表面与衬底2的下表面之间的电连接。在一些实施例中，导电通孔22类似于图1a中的连接结构1a。举例来说，导电通孔22包含由导电层22a和22c包夹的导电层22b。导电层22b类似于图1a中的连接结构1a的导电层10，而导电层22a和22c类似于图1a中的连接结构1a的导电层11和12。在其它实施例中，导电通孔22可包含如图1b所示的连接结构1b，或任何其它包夹连接结构，取决于不同设计要求。在一些实施例中，可省略导电通孔22(例如无盲通孔衬底)。

保护层25覆盖电介质层20、导电迹线21、导电通孔22和钝化层24，且使导电垫23暴露以用于电连接。在一些实施例中，保护层25可包含有机材料，例如pi、环氧树脂、abf、pp、模制化合物或丙烯酸。保护层25可包含无机材料，例如氧化物(siox，sinx，taox)、玻璃、硅和陶瓷。

在现有半导体装置封装中，导电迹线或通孔仅包含单个导电层(其通常为金属层)，且因此半导体装置封装的电子组件所产生的热量将累积在导电迹线或通孔中。归因于其间的cte失配，这将导致导电迹线/通孔与电介质层(或由非金属材料形成的其它层)之间的界面的翘曲和分层。根据图2中的实施例，通过使用图1a或1b中的连接结构1a或1b(例如多层结构，其中任何两个邻近导电层由不同材料形成，一个具有正cte，且另一个具有负cte)作为衬底2的导电迹线21和导电通孔22，导电迹线21或导电通孔22将处于应变平衡情形，即使热量累积在其中也是如此，这将避免导电迹线21/导电通孔22与电介质层20/钝化层24/保护层25之间的界面的翘曲和分层。另外，导电迹线21和导电通孔22可包含石墨烯，其将促进散热，且减少累积在导电迹线21和导电通孔22中的热量。

图3a说明根据本公开的一些实施例的衬底3a的横截面图。衬底3a类似于图2中的衬底2，其间的差异之一是衬底3a进一步包含穿透保护层25的穿通孔31。穿通孔31电连接到导电通孔22。衬底3a与衬底2之间的另一差异是衬底30a进一步包含安置于导电触点23上的石墨烯层32以及安置于石墨烯层32上的金属层33。

图3b说明根据本公开的一些实施例的衬底3b的横截面图。衬底3b类似于图2中的衬底2，不同之处在于衬底3b进一步包含导电迹线34。换句话说，衬底3b包含多个导电迹线(或重布层，rdl)21、34。导电迹线34安置于钝化层24内，且与导电迹线21隔开。在一些实施例中，导电迹线34类似于图1a中的连接结构1a。举例来说，导电迹线34包含由导电层34a和34c包夹的导电层34b。导电层34b类似于图1a中的连接结构1a的导电层10，而导电层34a和34c类似于图1a中的连接结构1a的导电层11和12。在其它实施例中，导电迹线34可包含如图1b所示的连接结构1b，或任何其它包夹连接结构，取决于不同设计要求。

图3c说明根据本发明的一些实施例的衬底3c的横截面图。衬底3c类似于图2中的衬底2，不同之处在于衬底3c包含多个电介质层20和20'以及多个导电迹线。在一些实施例中，电介质层或导电迹线的层的数目可取决于不同设计要求而变化。

图4a说明根据本公开的一些实施例的半导体装置封装4a(或半导体装置封装4a的一部分)的横截面图。半导体装置封装4a包含如图2所示的衬底2、电子组件42和电接点41。在一些实施例中，衬底2可由图3a、3b和3c中的衬底3a、3b和3c中的任一者或具有类似结构的任何其它衬底2代替。

电子组件42安置于衬底2上，且电连接到导电触点23。如图4a所示，电子组件42可通过倒装芯片技术，通过电触点42p电连接到导电触点23。在一些实施例中，电子组件42可通过线接合技术，通过导电线42w电连接到导电触点23，如图4b所示，其说明根据本公开的一些实施例的半导体装置封装4b的横截面图。电子组件42可包含芯片或裸片，其包含半导体衬底、一或多个集成电路装置以及其中的一或多个上覆互连结构。所述集成电路装置可包含有源装置，例如晶体管和/或无源装置，例如电阻器、电容器、电感器或其组合。

在一些实施例中，如图4a所示，底填充料42u可安置于衬底2与电子组件42之间，以覆盖电子组件42的作用表面。在一些实施例中，底填充料42u包含环氧树脂、模制化合物(例如环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。在一些实施例中，底填充料42u可包含毛细管底填充料(cuf)或模塑底填充料(muf)。在一些实施例中，半导体装置封装4a可在电子组件42上包含石墨烯层，以促进半导体装置封装4a的散热。

在一些实施例中，封装主体43可安置于衬底2上，以完全覆盖电子组件42，如图4b所示。在一些实施例中，封装主体43包含(例如)有机材料(例如模制化合物、bt、pi、pbo、阻焊剂、abf、pp或基于环氧树脂的材料)、无机材料(例如硅、玻璃、陶瓷或石英)、液体和/或干式膜材料或其组合。在一些实施例中，半导体装置封装4b可在封装主体43上包含石墨烯层，以促进半导体装置封装4b的散热。

电触点41安置于衬底2的与上面安置电子组件42的表面相对的表面上。电触点41电连接到导电触点23。在一些实施例中，电触点41包含c4凸块、bga或lga。

图5a说明根据本公开的一些实施例的半导体装置封装5a。半导体装置封装5a包含引线框50、电子组件51、封装主体52、石墨烯层53a、52b以及保护层54。电子组件51安置于引线框50上，且封装主体覆盖电子组件51。石墨烯层53a安置于引线框50的顶部表面上，且石墨烯层53b安置于引线框50的底部表面上。在一些实施例中，石墨烯层53a或53b的厚度在从约0.2微米到约1.5微米的范围内。石墨烯层53a和53b可用以促进半导体装置封装5a的散热。另外，由于石墨烯层53a、53b包含负cte，且引线框50由具有正cte的材料形成，所以它们将处于应变平衡情形，即使热量累积在其中也是如此，这将避免引线框50与封装主体52之间的界面的翘曲和分层。

图5b说明根据本公开的一些实施例的半导体装置封装5b。半导体装置封装5b类似于图5a中的半导体装置封装5a，不同之处在于半导体装置封装5b包含安置于引线框50的顶部表面上的石墨烯层54，以及安置于石墨烯层54上的导电层55。在一些实施例中，导电层55包含具有正cte的材料或由具有正cte的材料形成。在一些实施例中，导电层55和引线框50由相同材料形成。

图6a、6b、6c、6d、6e、6f和6g是根据本公开的一些实施例的各个制造阶段的半导体装置封装的横截面视图。各图已简化，以提供对本发明的各方面的较好理解。在一些实施例中，图6a、6b、6c、6d、6e、6f和6g中所示的结构用以制造图2中所示的半导体装置封装2。或者，图6a、6b、6c、6d、6e、6f和6g中所示的结构可用以制造其它半导体装置封装。

参看图6a，提供载体60。载体60可为bt、abf、fr4或任何其它合适的材料。石墨烯层61a通过例如化学气相沉积(cvd)或物理气相沉积(pvd)形成于载体60的两个表面上。金属层61b通过例如电镀形成于石墨烯层61a上。石墨烯层61b接着通过例如cvd或pvd形成于金属层61b上以形成连接结构61。在一些实施例中，连接结构61类似于图1a中的连接结构1a。

参看图6b，去除连接结构61的一部分，以形成多个开口61h来使载体60的两个表面暴露。举例来说，6b中的操作为在载体60上形成经图案化的导电迹线61p。在一些实施例中，通过以下操作形成导电迹线61p：(i)在金属层61c上形成光致抗蚀剂或掩模；(ii)通过例如光刻技术(例如曝光)在所述光致抗蚀剂或掩模上界定预定图案；(iii)使所述光致抗蚀剂或掩模显影，以使连接结构61的一部分暴露；以及(iv)通过例如蚀刻技术来去除连接结构61的从光致抗蚀剂或掩模暴露的部分。

参看图6c，钝化层63形成于载体60上，以覆盖载体60和导电迹线61p。在一些实施例中，通过层压和/或光刻技术形成钝化层63。

参看图6d，去除钝化层63的一部分以暴露导电迹线61p的一部分。在一些实施例中，通过例如显影和/或蚀刻来去除钝化层63的所述部分。接着去除钝化层63、导电迹线61p和载体60的一部分以形成通孔60h。在一些实施例中，通过钻孔或激光钻孔来形成通孔60h。

参看图6e，石墨烯层64a形成于钝化层63的外表面上，且延伸到开口63h中以电连接到导电迹线61p的暴露部分。石墨烯层64a还形成于通孔60h的侧壁上。在一些实施例中，通过cvd或pvd形成石墨烯层64a。晶种层64s通过例如电镀、无电极电镀、溅镀、膏体印刷、凸起或接合而形成于石墨烯层64a上。金属层64b通过例如电镀形成于晶种层64s上。石墨烯层64c接着通过例如cvd或pvd形成于金属层64b上。

参看图6f，通过去除石墨烯层64a、64c；晶种层64s和金属层64b的一部分来形成经图案化的导电迹线64。在一些实施例中，通过以下操作形成导电迹线64：(i)在石墨烯层64c上形成光致抗蚀剂或掩模；(ii)通过例如光刻技术(例如曝光)，在所述光致抗蚀剂或掩模上界定预定图案；(iii)使所述光致抗蚀剂或掩模显影，以暴露石墨烯层64c的一部分；以及(iv)通过例如蚀刻来去除石墨烯层64c的所述部分，以及石墨烯层64c的暴露部分下的金属层64b、晶种层64s和石墨烯层64a。

图7a和7b说明根据本公开的一些实施例的各种类型的半导体封装装置。

如图7a中所示，多个芯片70或裸片放置在正方形载体71上。在一些实施例中，载体71可包含(例如)有机材料(例如模制化合物、bt、pi、pbo、阻焊剂、abf、pp、环氧基材料，或其两个或多个的组合)，或无机材料(例如硅、玻璃、陶瓷、石英，或其两个或多个的组合)，或其两个或多个的组合。

如图7b中所示，多个芯片70或裸片放置在圆形载体72上。在一些实施例中，载体72可包含(例如)有机材料(例如模制化合物、bt、pi、pbo、阻焊剂、abf、pp、环氧基材料，或其两个或多个的组合)，或无机材料(例如硅、玻璃、陶瓷、石英，或其两个或多个的组合)，或其两个或多个的组合。

如本文中所使用，术语“大致”、“大体上”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么可认为所述两个数值“大体上”或“约”相同。举例来说，“基本上”平行可能是指相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°。举例来说，“基本上”垂直可指相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。

如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面的或大体上共面。

如本文所使用，术语“导电(conductive)”、“导电(electricallyconductive)”和“电导率”指代传递电流的能力。导电材料通常指示对电流流动呈现极少或零对抗的那些材料。电导率的一个量度是西门子每米(s/m)。通常，导电材料是电导率大于约104s/m(例如至少105s/m或至少106s/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则在室温下测量材料的导电性。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。在一些实施例的描述中，提供于另一组件“上”或“之上”的组件可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)上的情况，以及一或多个介入组件位于前者组件与后者组件之间的情况。

尽管已参考本公开的特定实施例描述并说明了本公开，但这些描述和说明并不限制本本公开。所属领域的技术人员可清晰地理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可进行各种改变，且可在实施例内取代等效组件。图解可能未必按比例绘制。归因于制造过程中的变量等等，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。