专利名称:半导体器件用的esd保护结构的制作方法
本发明涉及半导体器件用的ESD保护结构，其包括至少一个半导体二极管，其中在第一和第二接触位置，该半导体二极管的p型和n型传导区被电接触连接到半导体器件的要保护的结构部分的相同载流子类型的相应区域。
这种类型的结构用来通过将由于静电充电已被积聚的寄生电荷以对准目标的方式经由保护结构并且因此以低阻抗的方式传导给供电线路之一来保护半导体器件以免被不受控制的静电放电(ESD)损害或破坏。这阻止了可能有数安培的放电电流导致器件的雪崩击穿并因此导致其破坏。出于这个目的，以以下方式确定ESD保护结构的尺寸，即所述ESD保护结构将所需的载流能力给予半导体器件而其本身不被破坏。
随着集成密度增加而正变得越来越小的半导体结构增加了器件对静电充电的灵敏性。尤其是，伴随着小型化的在MOS器件中的栅氧化物的厚度的减小导致半导体器件的信号输入和信号输出的易感性增加，原因在于栅氧化物区域中的击穿例如与电子向栅氧化物内的注入以及在沟道中载流子的加速有关，这在所述放电电流的情况下可避免地给器件带来损害。
这样的ESD保护结构的熟知的实施例是在半导体结构中二极管的实现，该ESD保护结构通过有针对性地分路电荷来给器件带来保护。在这种情况下，对二极管的这种实现进行协调，使得其击穿电压处于半导体器件的要保护的结构部分的击穿电压之下。通过对在衬底的靠近表面的区域中的p型和n型传导区域进行掺杂来形成二极管。通过垂直或水平彼此邻接的区域的面发生击穿。在这种情况下，ESD保护结构的内阻是一个重要因素。这样的二极管通常具有值得考虑的寄生串联阻抗，其显著地限制了可以被分路的电流的量。例如，在大面积二极管中，通过增大有效pn结的面积来减小所述二极管的内阻抗是可能的，但这不仅增加了输入电路的电容并降低了该器件的芯片密度，而且还增加了整个半导体器件的成本。
此外，在通过在靠近表面的区域中的植入来实现ESD保护结构的情况下，在靠近硅表面的ESD事件情况下流走的电流导致局部温度增加，甚至还降低载流能力，并且在局部有很大的温度升高的情况下同样还损害器件。
因此，本发明所基于的目的是提供ESD保护结构，所述ESD保护结构可以成本高效地被制造，并且通过该ESD保护结构能够在至少可比较的空间需要的情况下获得更高的载流能力、或在更小空间需要的情况下获得至少可比较的载流能力。
根据本发明，通过以下方式实现该目的，即半导体二极管的一种载流子类型的第一区至少覆盖在半导体器件的半导体衬底中所形成的沟道的内部面的某些部分，并且形成其它载流子类型的第二区，使得所述第二区在所述沟道的附近与第一区邻接，通过相应地以传导方式掺杂多晶硅形成第一区，并且未被多晶硅填充的自由的沟道区域由电介质填充。
ESD保护结构的沟道型实施例使得至少在一些部分中将第一载流子类型的区插入第二载流子类型的区中是可能的，由此相对于所需的芯片面积，有效pn结的面积显著增大，因此ESD保护结构的载流能力在同等程度上增加。在这种情况下，对于不同的ESD保护结构，有效pn结的面积的尺寸可以很灵活地被设置，最大高达沟道的整个侧面积的尺寸。
ESD保护结构所需的芯片面积和有效pn结的面积之间的比特别有利，并且如在尤其有利的实施例中所规定的那样，如果沟道深度大于沟道宽度，那么可以很有效地实现具有高载流能力的ESD保护结构。在这种情况下，根据ESD保护结构的配置，pn结应表示pn结和np结两者。
作为沟道中的半导体二极管的具有久经考验的挖槽工艺模块的ESD保护结构的实施例能够有针对性地制造至少部分覆盖沟道内部面的第一区。所述第一区根据要保护的半导体器件的类型可以是p型传导的或n型传导的。第一区的作为p型传导的形成可以是常规的实施例，作为n型传导的形成将考虑例如保护CMOS类型的各种器件。
根据本发明，只要在第一区和半导体器件的要保护的结构部分的相同载流子类型的区域之间的电接触(以下也被称作第一接触位置)被实现来确保在ESD情况下电荷通过所述第一接触位置被分路，则沟道的内部面至少在一些部分中由第一区覆盖，这原则上还包括用不同材料对沟道的部分填充。然而，通常沟道的整个内部面会由第一区覆盖。
基于第一和第二区的掺杂形成pn或np半导体二极管，在这种情况下尤其可以通过要保护的半导体器件的阱来形成第二区，并且因此相应地确定第二区的掺杂。在其中形成沟道的第二区例如可以是半导体器件的n型阱，使得第一区通过以p型传导方式掺杂的多晶硅形成。
在个别情况下，半导体器件的现有结构是否能被用于第二区或者第二区是否明确地在半导体衬底中被制造取决于半导体器件的结构和要产生的载流能力。
利用第一区的多晶硅，根据本发明的ESD保护结构的pn结与很低的阻抗相连，使得沟道中的第一区的串联阻抗变得比pn结的阻抗低，并且因此同时在整个二极管面上实现二极管击穿，该整个二极管面也位于沟道更深处。这样，要保护的半导体器件的载流能力实际上由pn结的整个有效面决定，并且可以直接通过该面的工艺技术制造直接设定。
由于以下事实，即在本发明尤其有利的配置中，第一区的位于沟道的远离p型或n型接触位置的部分中的区域具有比所述区的剩余区域更高的pn结掺杂，第一击穿的位置以对准目标的方式被转移到沟道的下面区域。沟道的内阻抗两端的电压降具有以下效果，即击穿随后也在位于更高处的沟道区域中实现。
未被填充多晶硅的沟道区域通常用电介质(例如二氧化硅)填充，由于以下事实，即半导体器件的要保护的结构部分的相同载流子类型的区域(例如在p型传导的第一区的情况下为p型传导区域)部分地与第一区重叠并且寄生电荷通过所产生的界面被传导出去，所以形成第一接触位置。
在根据本发明的可替代的配置中，如果整个沟道由多晶硅填充，则第一接触位置可以更灵活地被配置并且在完全重叠的情况下，界面可以被最小化。根据要传导的所预期的电流和用于根据半导体器件的结构来产生第一接触位置的可能性来使用该配置。
如上所述，有效pn结的面原则上通过用第一区的多晶硅填充沟道是可能的，但是通过形成邻近于第一区的第二区的形式和尺寸是成本有效的。
因此，根据所需的载流能力，在本发明另外的配置中，如果第一区至少在该下面区域覆盖沟道的内部面，则可以把第二区形成为埋层。如果埋层不与半导体器件的要保护的结构部分的相同载流类型的区域电接触，则在这种情况下第二接触位置由第三区来实施，该第三区的载流类型与第二区的载流子类型相对应，并且该第三区以电传导方式邻接第二区。
所述埋层又可以是半导体器件的用于ESD保护结构的层。然而，通过尤其是为ESD保护结构植入的阱形成第二区同样是可能的。这具有以下优点，半导体二极管的击穿可以通过掺杂pn结有针对性地进行设定。
作为替代方案，还可以规定，第一区覆盖沟道的整个内部面，形成第二区，使得该第二区作为埋层与沟道的下面区域邻接，并且还在埋层的上方作为第三区并且以与所述埋层电绝缘的方式布置另外的层，其中该另外的层具有与第二区相同的载流类型，并形成第二p型或n型接触位置。这种特殊配置通过使用现有的器件结构适用于BiCMOS器件中的ESD保护结构。
此外，为了有针对性地设定电荷消散和pn结的掺杂，可能的是第三区的掺杂量与第二区的掺杂量不同。
因为如开头所述通过增大有效pn结的面积将减小半导体二极管的内阻抗，并因此将提高ESD保护结构的载流能力，所以本发明尤其有利的配置规定沟道具有尤其是以带、曲流(meander)或环的形式延伸的几何延长。
由于沟道形状的产生限定了半导体二极管的形式并由此限定了击穿面，因此根据形成ESD保护结构的可利用的空间能够以形成最佳的结面积的方式来限定沟道的形状。为了ESD保护结构该目的，由两个或两个以上半导体二极管组成也是可能的。
借助于实例，如果半导体器件的要保护的结构部分是半导体器件的I/O焊盘，则例如以平行带或曲流或环绕焊盘的方式能够非常有效地在焊盘下布置半导体二极管。
在该情况下，同样有利的是在第一区的多晶硅以电传导方式直接邻接焊盘金属化。
以下根据示范性实施例更详细地描述本发明。在附图中图1a和b示出了根据现有技术的ESD保护二极管的示意图，图2示出了根据本发明的ESD保护结构的示意图，图3示出了具有埋层的ESD保护结构的实施例的示意图，图4示出了BiCMOS的ESD保护结构的示意图，以及图5a和b示出了ESD保护结构的几何布置的不同实施例的图。
如在图1a和1b中所示，根据现有技术的ESD保护二极管被集成到未详细示出的半导体器件的I/O焊盘中。在这两个图中，所述ESD保护二极管包括以p型传导方式掺杂的阱(p型阱)1，其与第一连接焊盘2的p型区域电传导接触，并且在半导体衬底3中相对深的区域中与以n型传导方式掺杂的阱(n型阱)4相邻。p型和n型阱1、4之间的接触面形成有效pn结5的面，并且其尺寸由阱的水平或垂直延长(extent)直接决定。该pn结5在图1a中具有水平延长，在图1b中具有垂直延长，使得由p型和n型阱1、4所形成的二极管的击穿在垂直方向(图1a)和水平方向(图1b)中发生。
在ESD事件情况下已经积聚的剩余电荷以低阻抗方式通过另外的n型阱6被传导到供电线路，该另外的n型阱与二极管的n型阱4和第二连接焊盘7的n型区域电接触。
如在图2中所示的根据本发明的ESD保护结构也是半导体二极管。该半导体二极管由p型传导的第一区8形成，该第一区完全覆盖被引入到n型阱4的沟道9的内部面，并且该覆盖的厚度小于沟道宽度的一半。从而未被填充的沟道9在保持自由的区域中用电介质10(二氧化硅)填充。
第一区8在第一接触位置11又与第一连接焊盘2的p型区域电接触。半导体衬底3的完全包围沟道9的n型阱4形成第二区13，该第二区同时完全包围第二连接焊盘7的n型区域(第二接触位置12)。有效pn结5的面由沟道9的外部面形成，该外部面对应于内部面并由第一区8和第二区13之间的界面形成。在ESD事件情况下，剩余电荷经过供电线路以熟知的方式传导。
为制造这样的半导体二极管，以与制造半导体元件的结构并行的方式形成半导体二极管的结构，但是这里只涉及到ESD保护结构的制造。在其几何延长内的沟道9或者可代替地多个沟道9尤其是采用各向异性蚀刻被引入到足够厚的n型掺杂层的原材料中。通过在沟道9中沉积p型掺杂的多晶硅，以设想的厚度实现第一区8，并且随后实现填充沟道9的氧化层10。在半导体元件的制造过程中，连接焊盘2、7的p型和n型区域在原材料的n型阱4中被制造。
根据图3的ESD保护结构同样具有半导体二极管的构造，并且在基本器件方面与根据图2的半导体二极管是可比较的。在该实施例中，由埋层16形成第二区13，所述埋层可以通过植入来产生并围绕沟道9的下半部分。因此，只有沟道9的外部面的该下面部分用作在沟道9的下面区域中的第一区8和埋层16中的第二区13之间的pn结5。
为了将剩余电荷传导到供电线路的目的，通过被形成为n型阱4的第三区14将第二区13电接触连接到第二连接焊盘7的n型区域。因此第二接触位置12通过所述第三区14和第二连接焊盘7的n型区域实现。
根据图4的根据本发明的ESD保护结构利用要保护的BiCMOS器件的现有的结构p型传导载体衬底15、设置在其上方的p型传导埋层16，被实施为其上的层的p型阱1。在本实施例中，沟道9向下延伸到载体衬底15，使得该沟道延伸通过p型阱1和通过埋层16，因此第二区13在这两层之间被分割。由于第二区13作为p型掺杂的层，所以沟道9中的第一区8具有n型掺杂的多晶硅，并与第二连接焊盘7的n型区域接触连接。
根据图5a和5b的示范性实施例表示根据本发明的ESD保护结构的可能的几何延长，所述结构在图5a中由多个带型且平行的半导体二极管形成和在图5b中由环形半导体二极管形成。这里示出的半导体二极管具有如上所述的可能的结构中的一种。然而，这些ESD保护结构不通过任何包括该结构的半导体二极管被连接到连接焊盘2、7的n型和p型区域，而是直接被连接到连接焊盘17的金属化。
附图标记列表1 p型阱2 第一连接焊盘的p型区域3 半导体衬底4 n型阱5 pn结6 另外的n型阱7 第二连接焊盘的n型区域8 第一区9 沟道10电介质11第一接触位置12第二接触位置13第二区14第三区15载体衬底16埋层17连接焊盘的金属化
权利要求
1.半导体器件用的ESD保护结构，其包括至少一个半导体二极管，该半导体二极管的p型和n型传导区在第一和第二接触位置被电接触连接到半导体器件的要保护的结构部分的相同载流子类型的相应区域，其特征在于，半导体二极管的一种载流子类型的第一区(8)覆盖在半导体器件的半导体衬底(3)中所形成的沟道(9)的内部面的至少一些部分，并且形成其它载流子类型的第二区(13)，使得该第二区在所述沟道附近邻接第一区(8)，通过相应地以传导方式掺杂多晶硅形成第一区(8)，并且未被多晶硅填充的自由的沟道区域用电介质(10)填充。
2.权利要求
1所述的半导体器件用的ESD保护结构，其特征在于，沟道深度与沟道宽度的比大于1。
3.权利要求
1或2所述的半导体器件用的ESD保护结构，其特征在于，第一区(8)的位于沟道(9)的远离第一p型或n型接触位置(11)的部分中的区域具有比所述区的剩余区域更高的pn结(5)掺杂。
4.权利要求
1至3的任一项所述的半导体器件用的ESD保护结构，其特征在于，整个沟道(9)由多晶硅填充。
5.权利要求
1至4的任一项所述的半导体器件用的ESD保护结构，其特征在于，第一区(8)至少在所述沟道的下面区域覆盖沟道(9)的内部面，并且第二区(13)作为埋层(16)以邻接于第一区的方式被形成。
6.权利要求
5所述的半导体器件用的ESD保护结构，其特征在于，第二接触位置(12)由第三区(14)实施，该第三区的载流子类型与第二区(13)的载流子类型相对应，并且该第三区以电传导方式邻接第二区(13)和半导体器件的要保护的结构部分的相同载流子类型的区域。
7.权利要求
1至5的任一项所述的半导体器件用的ESD保护结构，其特征在于，第一区(8)覆盖沟道(9)的整个内部面，形成第二区(13)，使得该第二区作为埋层(16)邻接于沟道(9)的下面区域，作为第三区(14)在该埋层(16)上并以与所述埋层电绝缘的方式布置另外的层，该另外的层具有与第二区(13)相同的载流子类型，并且形成第二p型或n型接触位置(12)。
8.权利要求
6或7所述的半导体器件用的ESD保护结构，其特征在于，第三区(14)的掺杂量与第二区(13)的掺杂量不同。
9.权利要求
1至8的任一项所述的半导体器件用的ESD保护结构，其特征在于，沟道(9)具有尤其是以带、曲流或环形式延伸的几何延长。
10.权利要求
1至9的任一项所述的半导体器件用的ESD保护结构，其特征在于，ESD保护结构由至少两个半导体二极管形成。
11.权利要求
1至10的任一项所述的半导体器件用的ESD保护结构，其特征在于，半导体器件的要保护的结构部分是该半导体器件的I/O焊盘。
12.权利要求
11所述的半导体器件用的ESD保护结构，其特征在于，第一区(8)的多晶硅以电传导方式直接邻接连接焊盘(17)的金属化。
专利摘要
本发明涉及一种半导体元件用的ESD保护结构，其包括至少一个半导体二极管，该半导体二极管的p型和n型传导区在第一和第二接触点与半导体器件的要保护的元件的相同载流子类型的相应区域电接触。半导体二极管的一种载流子类型的第一区覆盖在半导体元件的半导体衬底中所配置的沟道的内表面的至少一些部分，并且其它载流子类型的第二区在所述沟道附近邻接第一区；第一区从多晶硅被配置，该多晶硅具有适当的传导掺杂；未被多晶硅填充的沟道区域由电介质填充。
文档编号H01L27/02GK1998090SQ200580016648
公开日2007年7月11日 申请日期2005年5月17日
发明者M·伦德, G·朗古斯, K·罗施劳, K·穆勒 申请人:英飞凌科技股份公司导出引文BiBTeX, EndNote, RefMan